随调谐电压的变化，VCO相位噪声有相当明显的波动（4个dbc/hz@1Mhz）

zihanzhao

最近在使用TSMC 40nm实现20-24的LC VCO，采用的是N/PMOS互补交叉耦合的结构，并且带有3-bit的开关电容。
  问题所在：1）我在仿真相位噪声的时候，调谐电压的变化范围是0.4-1V，频率的变化只有700Mhz，但是在1Mhz处的相位噪声从-111dbc/hz降到了-107dbc/hz，下降了4个dbc，从理论上来讲应该不会有那么大的波动才对啊，很奇怪，是仿真设置所导致的吗，还是其他什么原因？
                  2）我仿真0-1V的时候，发现最好的相位噪声是在0V处，能到-113dbc/hz，如果能把最好的相位噪声段放在0.4-1V之间会不会就解决了上面这个问题。
请高人指点指点，多谢了！