新人求助

啊鲁巴

求助，现在发现在做18的std cell的时候（smic40工艺），LVS验证通过，但实际版图MOS管的Width值并不对，经过验证发现，当管子的width值偏差在5%以内时LVS检测不出来，5%以上才会报错，
（试过更改LVS Options里的设置，改精度等，都不能解决这个问题，对比了smic的标准库，也排除了layout图层不对的问题。）

下面做了一个测试，两张图的layout N管Width值是不同的，电路相同，LVS结果都是OK；



在论坛里看到一个类似的贴子，那位楼主是std cell跑LVS时W\L值不管多少都检测不出来，他的解决方法时加上LVS COMPARE CASE NO语句，我试了试还是没有用，

另外好像不光18的管子跑LVS有这个问题，11、25、33的管子同样存在，
难道是SMIC 40 的LVS rules存在漏洞？求大佬捞一手

lalala2018

啊鲁巴 发表于 2021-10-21 15:00
啊这，这个误差允许怎么改掉啊，我需要要没有误差的LVS对比。

在你的rule里搜索trace property相关的选项改掉把

啊鲁巴

想问怎么解决这个LVS的bug呢？或者有没有什么别的办法验证管子的W\L值，试了一下用版图网表对比电路网表，可以，但这样要人工一个一个去看?std cell数量比较多。

akwl2011

查看layout抽出来网表的w/l值是多少，在svdb里面*.sp文件

lalala2018

.lvs.report文件看一眼器件的看一眼呗trace propety 是不是0呗

啊鲁巴

akwl2011 发表于 2021-10-21 11:31
查看layout抽出来网表的w/l值是多少，在svdb里面*.sp文件

谢谢指导，这个方法我上面有提到过，拿版图抽出的.sp网表去对比，是可以，但我std cell数量比较多，这个不能批量操作，人为对比有点小麻烦，人工对比也可能会看错。

DemoYe

啊鲁巴 发表于 2021-10-21 13:42
谢谢指导，这个方法我上面有提到过，拿版图抽出的.sp网表去对比，是可以，但我std cell数量比较多，这个 ...

他的意思不是让你人工去对比，是为了看问题出在抽sp这一步，还是抽完sp之后的对比出错。

tuohong

你随便画个误差在5%以内的管子看能不能查出来，如果也不能，就是4楼说的trace proterty的问题，如果可以的话就复杂一点，估计是你数字单元里有某些标识层参与进去了。

啊鲁巴

DemoYe 发表于 2021-10-21 13:49
他的意思不是让你人工去对比，是为了看问题出在抽sp这一步，还是抽完sp之后的对比出错。
...

抽出来的.sp网表width就与电路不同了。

啊鲁巴

lalala2018 发表于 2021-10-21 11:46
.lvs.report文件看一眼器件的看一眼呗trace propety 是不是0呗

谢谢指导，不太懂他这个描述，“n1111_ckt  w w 5”，5代表版图电路width的差值吗？以下是同一个std cell的report，第一个是正确的lvs report的，第二张是width值不对的lvs reprot，我看起来没区别啊。

正确

错误