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查看: 2586|回复: 5

[求助] PT中关于UITE-461 Error的问题

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发表于 2021-10-20 15:06:24 | 显示全部楼层 |阅读模式
50资产
本帖最后由 dyhikstor 于 2021-10-20 15:12 编辑

Error和SDC如下图所示 generated clock都报出了UITE-461的Error Error:fall_edge is not satisfiable;zero soure latency will be used.(UITE-461)

请问各位大佬,该如何解决该Error,个人认为应该修改SDC约束 但不知道如何修改


微信图片_20211020150249.jpg
微信图片_20211020145402.jpg

最佳答案

发表于 2021-10-20 15:06:25 | 显示全部楼层
试试...
150329ss2ti2ij2itisd77.jpg
 楼主| 发表于 2021-10-21 10:41:03 | 显示全部楼层


综合后做了下PT 没有这个问题了 但还是不清楚具体原因这个应该是generated clock和master clock边沿问题 按道理原先的sdc只是master clock不一样 但边沿应该传递相同的
还是说当generated clock定义在OR的Y端时 master前面一个generated clock时和原先相位不同 定义在Y端时需要指定edges 比如 增加 -edges{2 4 6}
发表于 2021-10-21 11:26:22 | 显示全部楼层
你要分频多少就divide-by多少..
edges是另一种分配边沿时间的方法.
 楼主| 发表于 2021-10-21 14:33:07 | 显示全部楼层


randolpha 发表于 2021-10-21 11:26
你要分频多少就divide-by多少..
edges是另一种分配边沿时间的方法.


好的 那问下改前改后两个不同的clock 做master clock有什么区别呢  具体波形如何 还是不懂
发表于 2021-10-21 14:48:46 | 显示全部楼层


dyhikstor 发表于 2021-10-21 14:33
好的 那问下改前改后两个不同的clock 做master clock有什么区别呢  具体波形如何 还是不懂
...


generated时钟的-source选项跟master_clock的一致.分频多少用-divide-by.-master_clock指定master时钟名.

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