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xbwpc 发表于 2021-10-13 18:59 仍然会有同样问题,maxlength/width是限制filler大小的,不影响与周围的间距。 ...
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xbwpc 发表于 2021-10-13 15:55 这个是控制place阶段的cell间距吧,目前的问题是post route阶段金属filler与走线和via间距小于设定值,不 ...
凡人修仙传 发表于 2021-10-19 14:18 看到你这个图了,看起来像是VIA 与wire 之间的spacing 问题,但是看你描述的是filler 与via 之间的spacin ...
xbwpc 发表于 2021-10-19 14:24 实际情况是filler和via/metal都有viol,目前调整流程后已经没有这个问题了,需要把addfiller放在所有rout ...
凡人修仙传 发表于 2021-10-19 17:24 你这添加的是DCAP ,不是普通的filler 吧 。preplace 添加一遍decap ,route 完了再添加一部分,这时候, ...
xbwpc 发表于 2021-10-19 22:31 是普通的metal filler,decap加错了报的错误并不是这个。
凡人修仙传 发表于 2021-10-21 10:01 普通的filler 就一条VDD 和一条VSS ,没遇到过你这种情况,你让M1 也走线了? ...
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