[生成时钟问题讨论]假如有如下结构，综合SDC如何添加生成时钟呢？

duty001

如题：


波形图示例如下：

莫名晴天

1.wen不需要定义成时钟，它是一个使能信号。
2.itclk需要创建俩个clock 一个是和a相关的generate clock ，另外一个是和b相关的generate clock，但是这俩个clock之间设为异步。

chnzms

如果没有其它地方用到a和b，是不是也可以直接在itclk处用create_clock定义时钟？

duty001

莫名晴天 发表于 2021-10-12 22:58
1.wen不需要定义成时钟，它是一个使能信号。
2.itclk需要创建俩个clock 一个是和a相关的generate clock ， ...

我觉得定义异步时钟确实是一种方法。

如果只在wen处额外定义一个时钟，与原始时钟i_clk异步，是不是也是可以传播到itclk处？这样就不用在itclk处定义了。

y23angchen

根据波形激励，wen & a & b 会产生 组合逻辑毛刺， 这个有毛刺的信号直接当时钟使用， min pusle都没法满足，会出问题的。 至少要将itclk信号寄存器一拍滤掉毛刺后再当时钟使用。

y23angchen

这里可以定义data  check， 避免出现更多的时钟域。
如果qdt信号 仍然会被 iclk 采样， 定义 data check 还可以避免 path 被打断。

duty001

chnzms 发表于 2021-10-12 23:07
如果没有其它地方用到a和b，是不是也可以直接在itclk处用create_clock定义时钟？ ...

这样是不是会导致flop1/Q到itclk之间的通路上时序关系不好确定，我理解这一部分的延时类似时钟路径上的延时。而且其实itclk处是受到a、b影响的，不是一个有严格周期的时钟信号，所以直接用create_clock重新定义一个时钟也难以确定时钟周期。

另外，为了参考，我增加一些额外描述，图里面的逻辑都是需要用verilog生成的，包括wen&a和wen&b。i_en和a、b、dt均是通过相同的FF进入模块，如下图：

duty001

y23angchen 发表于 2021-10-13 09:06
根据波形激励，wen & a & b 会产生 组合逻辑毛刺， 这个有毛刺的信号直接当时钟使用， min pusle都没法满足 ...

组合逻辑确实会在布线后产生毛刺。wen & a & b的情况中，是不是设置a、b相对wen的data check，来规避毛刺的产生

duty001

y23angchen 发表于 2021-10-13 09:09
这里可以定义data  check， 避免出现更多的时钟域。
如果qdt信号 仍然会被 iclk 采样， 定义 data check 还 ...

你这里指的是dt对itclk的data check吧

y23angchen

duty001 发表于 2021-10-13 14:54
你这里指的是dt对itclk的data check吧

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