FVF结构LDO 上电过程导致输出电压有过冲

海绵 · 发表于 2021-9-26 17:24:28

本帖最后由海绵于 2021-9-26 18:02 编辑

小弟最近在做一个FVF结构LDO，电路原理图如上，要求输出电压为1V

我在仿真电源电压从0-AVDD的上电过程中（空载）。发现输出电压有很大的过冲（1.54V）

空载下相位裕度为58°

下图是输出电压过冲波形

下图为PMOS功率管（原理图的MP）栅压在AVDD上电过程的波形

下图为启动过程中 PMOS（pass 管）栅压和输出电流波形
1632650461(1).jpg

请大佬们帮忙看看是什么问题
感激不尽！

nanke · 发表于 2021-9-26 17:30:06

上电过冲（环路振荡除外）所有结构都会碰到，在不影响LDO工作的路径如偏置电压处加delay可消除，代价是启动时间变慢。

海绵 · 发表于 2021-9-26 17:41:03

nanke 发表于 2021-9-26 17:30
上电过冲（环路振荡除外）所有结构都会碰到，在不影响LDO工作的路径如偏置电压处加delay可消除，代价是启动 ...

你好，非常感谢你及时的回复！
可否烦请再具体解释一下 “偏置电压处加delay” 如何实现？

即是哪个偏置电压处，以及是RC delay还是 inv 链delay？

新人理解能力有限，还望多多指教

海绵 · 发表于 2021-9-27 09:02:34

dingyixia

子车天纵 · 发表于 2021-9-27 10:53:54

海绵发表于 2021-9-26 17:41
你好，非常感谢你及时的回复！
可否烦请再具体解释一下 “偏置电压处加delay” 如何实现？

误差放大器的基准电压做软启动，缓慢上升，这样误差放大器的两个输出就不会在上电过程中出现相差巨大的情况，也就让你的BIAS电压缓慢抬升了

fendychen · 发表于 2021-10-11 17:37:15

空载（轻载）开机都这样，做个soft-start就可以了

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