各位大侠，怎么用Verilog设计串并转换电路啊

ylx1982504

各位大侠，怎么用Verilog设计串并转换电路啊

eetop

用移位寄存器

cenarius

先把课本读完，再来问问题吧。

ching

具体点 啊

hudie2002

串行输入，并行输出
多时钟输入，单时钟输出

[ 本帖最后由 hudie2002 于 2008-5-18 12:28 编辑 ]

volcanozhd

/***************************************
简单的例子,仅供参考
***************************************/
`define data_width 32
module example(
              data_out,
              dout_en,
              data_in,
              data_wr,
              clk,
              rst_n
);
//=============================
//ports declaration
//=============================
output[`data_width -1 : 0]      data_out;
output                          dout_en;
input                           data_in;
input                           data_wr;
input                           clk;
input                           rst_n;
//=============================
//parameter declaration
//=============================
parameter UDLY = 1;
//=============================
//signals declaration
//=============================
reg[`data_width -1 : 0]     shift_reg;
reg[`data_width -1 : 0]     shift_cnt;
wire                        shift_done;
wire                        dout_ne;
//=============================
//main code
//=============================
always @ (posedge clk or negedge rst_n)
   begin
      if(!rst_n)
         shift_reg <= {`data_width{1'b0}};
      else if(data_wr)
         shift_reg <= #UDLY {shift_reg[`data_width -2 : 0],data_in};   
   end
   
always @ (posedge clk or negedge rst_n)
   begin
     if(!rst_n)
       shift_cnt <= {`data_width{1'b0}};
     else if(shift_done)
       shift_cnt <= #UDLY {`data_width{1'b0}};
     else if(data_wr)
       shift_cnt <= shift_cnt + 1'b1;
   end               
assign shift_done = (shift_cnt == `data_width);
assign dout_en = shift_done;              
//================================code end=================================
endmodule

angelojiang

you'd better add a define choise for left shift or right shift

winfire

data_out呢？

wangque1020

用移位寄存器和选通器就可以实现了。

volcanozhd

/***************************************
简单的例子,仅供参考
楼上的说对,写漏了些东西,
改一改哈
***************************************/
`define data_width 32
`define right_shift
module example(
              data_out,
              dout_en,
              data_in,
              data_wr,
              clk,
              rst_n
);
//=============================
//ports declaration
//=============================
output[`data_width -1 : 0]      data_out;
output                          dout_en;
input                           data_in;
input                           data_wr;
input                           clk;
input                           rst_n;
//=============================
//parameter declaration
//=============================
parameter UDLY = 1;
//=============================
//signals declaration
//=============================
reg[`data_width -1 : 0]     shift_reg;
reg[`data_width -1 : 0]     shift_cnt;
wire                        shift_done;
wire                        dout_en;
//=============================
//main code
//=============================
always @ (posedge clk or negedge rst_n)
   begin
      if(!rst_n)
         shift_reg <= {`data_width{1'b0}};
      else if(data_wr)
`ifdef right_shift
         shift_reg <= #UDLY {data_in,shift_reg[`data_width -1 : 1]};   
`else
         shift_reg <= #UDLY {shift_reg[`data_width -2 : 0],data_in};   
`endif
   end
   
always @ (posedge clk or negedge rst_n)
   begin
     if(!rst_n)
       shift_cnt <= {`data_width{1'b0}};
     else if(shift_done)
       shift_cnt <= #UDLY {`data_width{1'b0}};
     else if(data_wr)
       shift_cnt <= shift_cnt + 1'b1;
   end               
assign shift_done = (shift_cnt == `data_width);
assign dout_en = shift_done;   
assign data_out =   shift_reg;        
//================================code end=================================
endmodule