求助关于verilog的一个问题

tnttnp

module PWM//
    (
        input CLK,
        input N,//延时的时钟周期
        input CLK_ab,
       output pwmab, pwmba
);
  reg  pwmab_temp=0;
  reg  pwmba_temp=0;//
always @(CLK_ab)
begin
      if(CLK_ab==0)
      begin
       pwmab_temp=0;
       #N  pwmba_temp=1;
        end
    if(CLK_ab==1)
      begin
       pwmba_temp=0;
       #N  pwmab_temp=1;
      end
end
assign pwmab=pwmab_temp;
assign pwmba=pwmba_temp;
endmodule
这段程序有什么问题啊？？怎么老是说
Warning (10240): Verilog HDL Always Construct warning at PWM.v(23): inferring latch(es) for variable "pwmab_temp", which holds its previous value in one or more paths through the always construct

请高手帮忙看看

tzjz2003

这个warning是说产生了锁存器
另外，这个代码应该是个TB吧？

tnttnp

TB是什么？？

eepires

你这是写软件
coding style问题，写的时候你一定没先去想它的硬件实现
首先module ports里面两个时钟。如果不是CLK GENERATOR，不能这么写
其次触发器没有reset.现在工艺库里面基本触发器怎么会没有异步reset呢
#N...这个是bench写法，怎么综合。你应该用简单状态机或者至少2个always来写。

周围有个人一步步指导，后面就会好的：）

eetop

把两个if改成if。。。else结构应伽i就不会出现警告了
另外你这个代码中的CLK输入并没用到
这个代码也是不可综合的，除非是对某ip核的例化

tnttnp

谢谢大家
我把if。。if改了（是不是因为有可能出现条件不满足的情况，所以用锁存器来保存？？），但是程序还是和我相像的不一样。。
那`timescale 10ns/1ns怎么用CLK实现啊？我写CLK是想实现这个功能的，但是后面的东西没想好还没写。

eepires

latch的问题是因为你#N那块造成的
解释器错误以为同一个always块的同一分支一会1一会0，误解了你的意思

如果不是这块写的有问题，一般时序逻辑里面不会综合成latch的

tnttnp

不太理解。。。

tnttnp

谁能给个例子看看么？？

harold

你这段代码只能在仿真时可用, 不能作为综合的输入.
你想要的功能是什么呀