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[求助] calibre n33ll_dnw_ckt寄生电容抽取出来非常大

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发表于 2021-9-8 16:03:29 | 显示全部楼层 |阅读模式

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本帖最后由 peso_h 于 2021-9-8 16:17 编辑

各位专家,我在用calibre抽取两个w/l=0.25um/20um串联的nmos(n33ll_dnw_ckt)寄生电容时,发现gate到中间串联节点电容有近200fF.于是做了个实验
1. 创建两份相同电路sch1,sch2



2. 版图中sch1两个管子上下放,sch2两个管子左右放,如下图

3. 部分calibre设置以及hcell/xcell文件如下:

4. 寄生电容抽取结果如下:

5. 异常是:gate到m_ser节点电容有190fF,到其他节点都是几个fF.譬如到m_par节点,不到1fF.而sch1/sch2电路完全相同,只是版图画法不同,但这也不至于导致差别这么大。我认为是什么地方不对,把寄生电容提错了。
有遇到过类似情况的朋友吗?有可能是哪里弄错了呢?

电路

电路

版图

版图

calibre设置

calibre设置

电容抽取结果

电容抽取结果
发表于 2021-9-8 16:34:50 | 显示全部楼层
我有试过用 use names from Layout; 还可以是一下输出格式选spef;
发表于 2021-9-8 16:35:58 | 显示全部楼层
你这个看着像smic家的
 楼主| 发表于 2021-9-8 16:56:07 | 显示全部楼层


geo24 发表于 2021-9-8 16:34
我有试过用 use names from Layout; 还可以是一下输出格式选spef;


use names from Layout”是产生calibre view时候的选项把?我没做这一步,抽取完用start rve看寄生很大
试了输出格式spef,结果一样
 楼主| 发表于 2021-9-8 16:58:46 | 显示全部楼层


geo24 发表于 2021-9-8 16:35
你这个看着像smic家的


是的 是他家
发表于 2021-9-8 23:38:37 | 显示全部楼层
DRC和LVS过了吗?版图看的不是很清楚,怎么感觉你没画衬底连接啊
发表于 2021-9-9 08:56:59 | 显示全部楼层
重复提取了,需要写xcell
 楼主| 发表于 2021-9-9 10:30:28 | 显示全部楼层


lodestar6666 发表于 2021-9-8 23:38
DRC和LVS过了吗?版图看的不是很清楚,怎么感觉你没画衬底连接啊


原版版图DRC LVS都过了,这个版图是我用来重现问题,随手画的,只连结了nmos的body端到地
 楼主| 发表于 2021-9-9 10:34:41 | 显示全部楼层


lilinyu0906 发表于 2021-9-9 08:56
重复提取了,需要写xcell


写了xcell了哈,附件中有截图。难道写的不对?
发表于 2021-9-9 11:26:36 | 显示全部楼层


peso_h 发表于 2021-9-8 16:56
“use names from Layout”是产生calibre view时候的选项把?我没做这一步,抽取完用start rve看寄生很大 ...


不是的 是calibre outputs那个选项里的,选完以后 生成 extracted view 也要选成from layout
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