liberate AMS提取.lib求助

江上飘来

请教个问题，我想利用Liberate AMS来提取SARADC的.lib文件。
我的SARADC分为两个部分，一部分是模拟部分的schematic，一部分是数字部分的functional，请问这样来搭建testbench并提取.lib文件可以吗？
假如不可以的话，我是不是需要把数字部分的functional替换成综合之后生成的schematic？
另外，提取.lib的时候，是否需要用提取layout寄生参数之后的电路？

jake

IP 生成 .lib 是为了 top level 集成。
走ETM flow就可以了，和普通的 STA flow 差不多，在 Innovus/Tempus 里加一句 do_extract_model

模拟的I/O不需要timing，digital I/O才需要timing。Top level integration需要关心的也就是几个digital IO。ETM flow的好处是digital flow，比 Liberate AMS flow 快了非常多。设置也很容易。本来就是需要 SYN, P&R, STA 的。复用一下 STA 设置，稍微变化一下而已。

kk2009

好主意~~
但是有些数字端口直接控制模拟的，外面还插入了buf（用mn内的电源，防止信号上的由数字内部的电源带来的noise ），这个就不好用这个来做了。还是需要liberate AMS。

liberate其实主要还是要跑spice的，所以这个肯定要抽寄生的，这样timing更准，不过如果margin留得足够大，也不是高速的话，应该不需要。

jake

kk2009 发表于 2021-9-6 16:26
好主意~~
但是有些数字端口直接控制模拟的，外面还插入了buf（用mn内的电源，防止信号上的由数字内部的电源 ...

这个问题可以通过design hierarchy解决的。所有跟I/O有关的level shifter, buffer都放到一个block里。这样只需要对这个block做RC extraction，其他analog忽略。另一个方法是对整个IP做RC extraction, 但是把analog部分设成 black box 跳过。
写出ETM的时候读进来的网表是整个IP的网表，其中的IO block, digital都是完整的，analog是个空壳子，反标用到SPEF一个来自IO block的RC extraction, 一个来自digital flow。

当然，如果某个IO buffer不是库里的，是自己定制的，那样就至少要用Liberate去给这个定制的buffer生成.lib，随后这个定制的buffer就可以当成普通标准元一样对待了

一叶天

你好，请问你的问题解决了吗

edward_nb

提取库是怎么操作的啊  有没有人给我解答一下啊。

edward_nb

大佬们我抽出来的lib中area为0 这个是什么原因呢？

ringYY

jake 发表于 2021-9-7 07:02
这个问题可以通过design hierarchy解决的。所有跟I/O有关的level shifter, buffer都放到一个block里。这 ...

您好，我就是对level shifter,buffer这部分做提取的，有两个电压域在里面，包含了很多I/O口。我配置了环境和参数，还有define_cell里的输入输出，始终分区失败，显示no valid partitions were found while writing .timing.tcl for timing characterization
如果是对普通的数字电路提取是没问题的。想知道可能是什么原因呢，模块有多个输入时钟

那些年

请教LZ，有没有liberate ams的Flows文档，能发我一个吗，谢谢

mmm906

楼主用的哪家工具抽取lib?直接用脚本K的吗？