VHDL中两个4bit数相加得到5bit，一直提示错误

come_on_sn

如下图所示，请问这是什么原因呢？



代码很简单：data_sum_reg  <= data_a_reg + data_b_reg;
然后工具一直提示错误

jake

出错信息 main.v:53, 如果真是VHDL，建议改成main.vhd

假设确实是VHDL， 如果是signed addition, 右边sign extend 1位
data_sum_reg <= (data_a_reg(3) & data_a_reg) + (data_b_reg(3) & data_b_reg);
如果unsigned,
data_sum_reg <= ('0' & data_a_reg) + ('0' & data_b_reg);

VHDL已经谢幕了，新项目不建议用

come_on_sn

   

jake 发表于 2021-8-20 02:48
出错信息 main.v:53, 如果真是VHDL，建议改成main.vhd

假设确实是VHDL， 如果是signed addition, 右边sign ...

谢谢了，是说相比于VHDL，更建议用Verilog？

jake

   

come_on_sn 发表于 2021-8-19 20:32
谢谢了，是说相比于VHDL，更建议用Verilog？

建议用Verilog做设计，SystemVerilog做design verification
VHDL能大致看懂就足够了，遗留下来的老的block偶尔会碰到VHDL

come_on_sn

   

jake 发表于 2021-8-20 10:38
建议用Verilog做设计，SystemVerilog做design verification
VHDL能大致看懂就足够了，遗留下来的老的bloc ...

嗯嗯，谢谢大佬了！

另外VHDL中两个信号相加比如  c<=a+b，不在process中
是不是就相当于Verilog中的 assign 语句呢