求助一个output reg的问题

zorro2474

各位大佬。这两天在验证过程中发现了一个rtl的写法，类似如下：
module try(output reg a);
assign a = 1;
endmodule

也就是通过assign的方式来驱动一个output的reg接口，直接用xrun编译的话会报错，提示output reg不能用assign的方式，但是我加了xrun -sv 编译选项以后，编译可以过了，没有问题，有人知道这是为什么吗，难道是assign一个output reg在sv里面是支持的吗，还是说对SV的编译语法要求没有那么严格？

A1985

SV 的reg已经不是verilog那么简单。只是表示0,1，x，z 4个值。

zorro2474

A1985 发表于 2021-8-6 12:13
SV 的reg已经不是verilog那么简单。只是表示0,1，x，z 4个值。

我查了一下好像没有查到相关的说法，sv最多提到的只是logic类型，可以使用连续赋值，但是好像都没提到sv的reg和verilog 的reg有什么区别

A1985

zorro2474 发表于 2021-8-6 12:29
我查了一下好像没有查到相关的说法，sv最多提到的只是logic类型，可以使用连续赋值，但是好像都没提到sv ...

说白了，sv ：output reg x；

等价：output var reg x；

assign x = 1;合法。

zorro2474

A1985 发表于 2021-8-6 14:00
说白了，sv ：output reg x；

等价：output var reg x；

学习了，感谢感谢