用verilog写一个环形振荡器应该怎么写

余独不觉

always @ (c or clk_en or a) begin

        if(clk_en == 0) begin
                res = res;
        end
        else begin
                res = res;
                a = res[0];
                for(i=0;i<4;i=i+1) begin
                       
                        res[i+1] = ~res;
                       
                end
                res[0] = ~res[4];
                a = res[0];
                outsig = a;
        end
end

这是我自己的代码，但是仿真发现clk_en有效时，他循环只会进行一次，但是我想设计成clk_en有效期间，一直进行这个循环，直到clk_en变成低电平，但是不知道怎么设计，求助下大佬们

zsftm

我感觉你要么对verilog不熟，要么在用程序的思维写代码

余独不觉

   

zsftm 发表于 2021-7-28 11:47
我感觉你要么对verilog不熟，要么在用程序的思维写代码

是这样的。是刚开始学，自己琢磨着写。。请问大佬能说下我哪里有问题吗

DemoYe

顶一个我不会写代码，感觉是不是可以简单点
if (xxx条件成立)
   做什么事情（循环起来）
否侧
   做什么事情（退出来）