如何设计一个3位的计数器

lkj950726 · 发表于 2021-7-19 15:47:12

求助：如何用verilog设计一个三位的计数器，当上升clk来的时候，输出从000到111，到111的时候，clk上升沿再来，就从111下降，直到000，如此往复，输出相当于从低到高，再从高到低，希望大神们可以提供一些思路，不胜感激！

beita · 发表于 2021-7-19 15:47:13

用寄存器和一些组合逻辑实现的，舍弃加法器，优化资源。

图片.png

lkj950726 · 发表于 2021-7-19 15:52:25

顶顶顶

demonhunter · 发表于 2021-7-19 16:37:11

0000低三位和最高位异或？

quantus · 发表于 2021-7-19 19:05:14

module upDownCounter ( input clk,
                     input rst_n,
                     output reg [ 2 : 0 ] counterOut );

  reg up, down;

  always @( * ) begin
up <= ~|counterOut;
down <= ~&counterOut;
  end
  always @( posedge clk or negedge rst_n ) begin
if( ! rst_n ) begin
   counterOut <= 3'b000;
end
else begin
   case( { up, down } )
      2'b01: counterOut <= counterOut - 1'b1;
      2'b10: counterOut <= counterOut + 1'b1;
      default: counterOut <= counterOut;
   endcase
end
  end
endmodule