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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › AHB总线下的slave ram的verilog代码
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楼主: love-asic

AHB总线下的slave ram的verilog代码

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发表于 2008-11-16 16:41:16 | 显示全部楼层

very good, Thank you !

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发表于 2008-12-5 10:03:36 | 显示全部楼层
谢谢
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发表于 2008-12-6 00:46:08 | 显示全部楼层
收下了
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发表于 2008-12-16 10:55:18 | 显示全部楼层
dingdingdingdingding!!!!!
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xcy20007
发表于 2008-12-17 12:19:41 | 显示全部楼层
AHB总线下的slave ram的verilog代码
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发表于 2008-12-30 13:56:10 | 显示全部楼层
```122121fdfdsafdsafda
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发表于 2009-1-9 10:57:30 | 显示全部楼层
thanks......
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jmgao2
发表于 2009-1-16 16:06:50 | 显示全部楼层
xialaikanakan
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发表于 2009-1-20 11:37:01 | 显示全部楼层
very good
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dandan58
发表于 2009-2-11 20:44:53 | 显示全部楼层
谢谢了，希望有帮助
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