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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › AHB总线下的slave ram的verilog代码
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楼主: love-asic

AHB总线下的slave ram的verilog代码

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发表于 2015-3-30 10:49:06 | 显示全部楼层
看看slave。。。正好需要了解一下
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发表于 2015-3-30 14:31:59 | 显示全部楼层
多谢！！！
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发表于 2015-8-11 12:04:19 | 显示全部楼层
可以可以！
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Ryggeor
发表于 2015-12-6 22:09:08 | 显示全部楼层
thnx!
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发表于 2015-12-6 23:05:29 | 显示全部楼层
谢谢楼主分享～
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发表于 2015-12-7 09:06:45 | 显示全部楼层
可以用吗？是Verilog的？感谢楼主分享
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发表于 2017-4-22 16:37:29 | 显示全部楼层
看看再说
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发表于 2017-4-23 23:06:29 | 显示全部楼层
谢谢分享
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发表于 2017-12-27 14:21:56 | 显示全部楼层
thanks!!!!!!!!!!!!!1
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发表于 2018-4-8 21:52:27 | 显示全部楼层
回复 1# love-asic


   dingfing
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