关于运放设计中Vds的分配

jcxwzy

咨询下，在下图所示的运放中，vdd=3v；Id=10uA;

其中右边一路的PMOS预先分配Vgs=700mV；Vds=650mV；
                       NMOS1预先分配Vgs1=650mV;Vds1=1000mV；
                       NMOS2预先分配Vgs2=1000mV；Vds=700mV;
相当于整个Vds=650+650+1000+700=3000mV;

仿真出来电流也正确，不过Vds并不如预先分配那样，全被底下的NMOS吸收，导致PMOS进入线性区；

请问这个该如何调整到所预设的Vds呢？

Valv3

右边那一路的PMOS的W/L太大，需要注意的是左边那一路上面PMOS流过的是20uA，而右边的PMOS仅仅流过10uA,调小试试看。如果不行，那估计还要调大右边的NMOS1的W/L

jcxwzy

Valv3 发表于 2021-6-17 15:23
右边那一路的PMOS的W/L太大，需要注意的是左边那一路上面PMOS流过的是20uA，而右边的PMOS仅仅流过10uA,调小 ...

你好，这个相当于折叠式运放，右边那路有10uA电流被分掉了；

caoyujieIC

第一，运放要闭环调，输出是个高阻节点，电压不定，pmos vds不够应该是这个原因
第二，cascode的bulk不要乱接，VTH都变了

jcxwzy

caoyujieIC 发表于 2021-6-17 15:41
第一，运放要闭环调，输出是个高阻节点，电压不定，pmos vds不够应该是这个原因
第二，cascode的bulk不要乱 ...

你好，这个Bulk应该都是接gnd与vdd的；

闭环调是指什么的，是不是要将输入差分对加进去？第二级就是miller补偿了；

caoyujieIC

jcxwzy 发表于 2021-6-17 15:52
你好，这个Bulk应该都是接gnd与vdd的；

闭环调是指什么的，是不是要将输入差分对加进去？第二级就是mill ...

把运放完整搭起来，然后接成负反馈来调，你这样分开仿真是不对的

caoyujieIC

jcxwzy 发表于 2021-6-17 15:52
你好，这个Bulk应该都是接gnd与vdd的；

闭环调是指什么的，是不是要将输入差分对加进去？第二级就是mill ...

找本仿真的书照着走一遍，何乐年有一本可以看看。感觉你对很多的基本概念不太清楚。

jcxwzy

caoyujieIC 发表于 2021-6-17 16:18
找本仿真的书照着走一遍，何乐年有一本可以看看。感觉你对很多的基本概念不太清楚。
...

你好，负反馈就变成闭环buffer啦，不是应该先把开环调好再调闭环嘛？

请问何乐年的那本书名叫啥的？

caoyujieIC

jcxwzy 发表于 2021-6-17 16:24
你好，负反馈就变成闭环buffer啦，不是应该先把开环调好再调闭环嘛？

请问何乐年的那本书名叫啥的？

就是应该闭环调才对啊，开环增益那么大，一个小的offset输出直接不是正轨就是负轨，肯定会吧输出级压线性啊。开环的运放是个比较器，比较器输出不是接近电源就是接近地。
那本书好像叫模拟集成电路设计与仿真，你可以在论坛里找找看

flyfern

模拟集成电路设计与仿真，似乎叫这个，我也有一本