关于运放设计中Vds的分配

jcxwzy

caoyujieIC 发表于 2021-6-17 16:47
就是应该闭环调才对啊，开环增益那么大，一个小的offset输出直接不是正轨就是负轨，肯定会吧输出级压线性 ...

我是想先把增益和相位裕度先确定下来，然后再闭环；先仿AC；
不然闭环可能会不稳定哇；

jcxwzy

caoyujieIC 发表于 2021-6-17 15:41
第一，运放要闭环调，输出是个高阻节点，电压不定，pmos vds不够应该是这个原因
第二，cascode的bulk不要乱 ...

你好，顺便问下，如果遇到这个PMOS vds不够的情况应该是怎么调整的？

我尝试将NMOS的vgs适当加大，使其分得的Vds减小可以将所有管子都调饱和；

caoyujieIC

jcxwzy 发表于 2021-6-17 16:57
我是想先把增益和相位裕度先确定下来，然后再闭环；先仿AC；
不然闭环可能会不稳定哇；
...

闭环稳不稳定不会影响你的DC工作点的设定，先定DC工作点，然后才是AC的Gain和PM。

caoyujieIC

jcxwzy 发表于 2021-6-17 17:03
你好，顺便问下，如果遇到这个PMOS vds不够的情况应该是怎么调整的？

我尝试将NMOS的vgs适当加大，使其 ...

如果你开环这么调，相当于在调NMOS的阻抗，PMOS和NMOS一直在抢输出节点电压，只是碰巧调到了上下阻抗差不多，输出节点的电压好像是达到了你想要的值，但是这么调，整体的方向就是不正确的。

闭环仿真遇到线性，电流确定的情况下，应该调偏置电压和电路的W/L(W/L本质上是调整VGS)，虽然你的偏置是理想源给的，偏置电路都还没做。

jcxwzy

caoyujieIC 发表于 2021-6-17 17:23
如果你开环这么调，相当于在调NMOS的阻抗，PMOS和NMOS一直在抢输出节点电压，只是碰巧调到了上下阻抗差不 ...

有道理，确实DC偏置不影响AC；

那我应该加上后面的miller补偿，然后连成buffer负反馈再来进行调试不？

因为目前的运放主体是使用gm/id的方法进行预分配扫描得来的，应该是比较准确的值；

caoyujieIC

jcxwzy 发表于 2021-6-17 18:06
有道理，确实DC偏置不影响AC；

那我应该加上后面的miller补偿，然后连成buffer负反馈再来进行调试不？

是的

jcxwzy

caoyujieIC 发表于 2021-6-17 18:11
是的

好的，多谢；

jcxwzy

flyfern 发表于 2021-6-17 16:47
模拟集成电路设计与仿真，似乎叫这个，我也有一本

好的，找到了，多谢；