总线电平滤波采样多数表决中三个不同时钟沿采样用verilog应该怎么写？

Mr.Jia · 发表于 2021-5-28 22:36:42

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这种不同时钟沿的不知道怎么写请大神指点下谢谢

Mr.Jia · 发表于 2021-5-28 22:39:58

用计数器？

lizexc · 发表于 2021-5-28 22:56:17

用SPI的方式

liuliqiang · 发表于 2021-5-29 11:30:37

1.采用锁相环移相输出进行锁存。可以参考Xinlinx的 Xapp523 文档，
2，如果数据频率较低，可以使用一个计数器，在计数器不同值时采样。

Mr.Jia · 发表于 2021-5-29 22:43:23

liuliqiang 发表于 2021-5-29 11:30
1.采用锁相环移相输出进行锁存。可以参考Xinlinx的 Xapp523 文档，
2，如果数据频率较低，可以使用一个计数 ...

谢谢

zsftm · 发表于 2021-5-31 08:40:52

准备两个寄存器打拍，和最新的线上电平共3个信号再过一下图中的多数决电路啊

Mr.Jia · 发表于 2021-5-31 22:02:27

zsftm 发表于 2021-5-31 08:40
准备两个寄存器打拍，和最新的线上电平共3个信号再过一下图中的多数决电路啊 ...

嗯你这种更简便谢谢

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