后仿问题，大家给看看。

IC有我心 · 发表于 2021-5-19 10:16:14

后仿，问题大家给看看是什么原因？

anpengfei · 发表于 2021-5-19 10:16:15

IC有我心发表于 2021-5-20 16:13
我看了一下，源代码里面设为定值得地方，现在全是z状态。这是什么原因?
...

你看的是网表吧，里面信号被综合过的，有z状态是正常的没事儿。后仿一般就是验异步域，如果没异步域，PT OK，前仿sucess那后仿应该成功的。所以先确定sdf反标成功否，再看有无违例，debug等……
sdf反标成功否可以问度娘
没见过这个warning不太清楚，你是加了+delay_mode_zero/distributed了吗？

phoenixson · 发表于 2021-5-19 11:09:47

try to use *_neg.v

phoenixson · 发表于 2021-5-19 11:13:10

try to use *_neg.v

jake · 发表于 2021-5-19 12:02:07

在SDF里找一下，对应报错触发器reg1_reg_10是否有几条SETUPHOLD有负值，改成0。从根本上来讲，这个设计用到了同时带有SN, RN的触发器。这种通常不会用到。不是不可以用，用的时候要小心，要保障SN, RN不会同时为低。这个应该是SPI slave interface设计，理论上没必要用到的这种复杂的触发器。

anpengfei · 发表于 2021-5-19 12:29:58

看波形是没反标上吧，写的sdf是3.0版吗？应该3.0才支持负值反标

fhy420462303 · 发表于 2021-5-19 14:42:44

看看sdf反标的log

quanqiutong · 发表于 2021-5-19 15:21:43

你看看是否可以用2.1版本sdf反标。

quanqiutong · 发表于 2021-5-19 15:24:18

3.0 版本的sdf没有2.1的好用，
我们这里用的verilog库，厂家提供了2.1版和3.0版两种

quanqiutong · 发表于 2021-5-19 15:28:20

以前通过用2.1版本的sdf解决这个问题的

后仿问题，大家给看看。

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