后仿问题，大家给看看。

fhy420462303

IC有我心 发表于 2021-5-20 20:06
我加了一句  +sdfverbose   把反标信息显示出来。但是出现许多warning .

这个就是sdf反标的log
check一下你的filelist吧，看看是不是有后仿没有使用到的工艺库在里面！
反标是否成功也可以check波形，看看signal 或者clock 是否存在delay。
dump波形的基本命令
$fsdbDumpfile("waveform.fsdb");
$fsdbDumpvars(0, top);

fhy420462303

IC有我心 发表于 2021-5-20 20:06
我加了一句  +sdfverbose   把反标信息显示出来。但是出现许多warning .

这个就是sdf反标的log
check一下你的filelist吧，看看是不是有后仿没有使用到的工艺库在里面！
反标是否成功也可以check波形，看看signal 或者clock 是否存在delay。
dump波形的基本命令
$fsdbDumpfile("waveform.fsdb");
$fsdbDumpvars(0, top);

jake

IC有我心 发表于 2021-5-20 06:27
刚接触这个您说的dump是指下降沿吗？ verdi.tcl 是我写的一个打开verdi的。您给看看你是否限dump层数。

...

testbench 里把rst_n初始化成1‘b1试试看。
initial begin
   rst_n = 1'b1;
   #1;
   rst_n = 1'b0;
   spi_start = 1'b0;
   spi_data[39:0] = 40'h0;
   spi_adr[6:0] = 7'h0;
   ...

IC有我心

jake 发表于 2021-5-21 10:14
warning太多了，也许是SDF文件本身不完整。
$sdf_annotate("./pll_top.sdf", spi_top_tb.u_spi_top.u1_pl ...

现在不知道为啥没有那些warning 了。我找了一上午原因也没找到。sdf文件我考到这个路径了，我做的数字模块的顶层是pll_top，u1_pll_top是在测试文件例化的名字。

warning

VSC_options

后仿波形

输出信号一直没有变化。

jake

IC有我心 发表于 2021-5-20 22:30
现在不知道为啥没有那些warning 了。我找了一上午原因也没找到。sdf文件我考到这个路径了，我做的数字模 ...

查一下触发器是否都没有初始化，造成输出一直是X。能否找个没有初始化成功的触发器，把该触发器的CK，D,  Q, RN 波形贴出来分析一下。 稍微改动一下 tb，可以帮助初始化触发器。

initial begin    rst_n = 1'b1;
   #1;
   rst_n = 1'b0;
   spi_start = 1'b0;
   spi_data[39:0] = 40'h0;
   spi_adr[6:0] = 7'h0;
   ...

jake

IC有我心 发表于 2021-5-20 22:30
现在不知道为啥没有那些warning 了。我找了一上午原因也没找到。sdf文件我考到这个路径了，我做的数字模 ...

这个 warning Detect delay value roundoff to 0 意思是有些 delay 数值太小，仿真器自动变成 0 处理。
VCS 应该可以在命令行设置 timescale，查一下手册设一下，设成类似 1ns/1ps。 也可以在 tb 开头直接加上。

`timescale 1ns/1ps

IC有我心

jake 发表于 2021-5-21 13:20
这个 warning Detect delay value roundoff to 0 意思是有些 delay 数值太小，仿真器自动变成 0 处理。
V ...

我的时间是设置为 `timescale 1ns/1ps 。

IC有我心

fhy420462303 发表于 2021-5-21 10:19
这个就是sdf反标的log
check一下你的filelist吧，看看是不是有后仿没有使用到的工艺库在里面！
反标是否 ...

您是说这个吧。

$fsdbDumpvars(0, top); top是顶层模块吗？

xudeqiang

可以看一下WRITE_SDF的选项，按照*。V文件要求，生成带沿的POSEDGE NEGedge 检查路径的SDF。

IC有我心

原因找到了，是前端代码写到有问题，导致后仿没有波形，修改了代码就出波形了。