降频后芯片的性能与设想的变化不符

无限魔术师

目前公司有一款芯片在测试时出现问题，烦请各位大佬帮忙看下

用的是TSMC 55nm工艺，工艺库的标准电压为1.2V，芯片 500M

1.2V时测试芯片的性能最好，在1.1V和1.3V时，芯片性能都得到了不同程度的恶化。

调整derate 从5%到10%后，FF 出现hold violation SS出现setup violation，与设想相符。

在降频时，从理论上应该是高压时优化不明显，而低压时setup violation被修复，对性能优化明显

实际降频发现高压情况性能变好，低压情况则优化不明显， 这个与预想的正好相反。

这个问题纠结了好久，pt的结果基本上跟预想的一致，但是实际现象却正好对不上，

请各位大佬帮忙看看错误的可能在哪里？

jake

假设温度不变，时钟频率降到足够低，所有的 setup violation 都消失，剩下的只有 hold violation。 理论上低温高压，出现 hold violation 的可能性更大一些。 估计测试的时候是常温，hold violation 和电压是否还有这样的关系就难说了。 标准元库可能没有常温1.2V，1.32V的 .lib， 只能自己搭个电路在 Cadence 里跑一下了。  

fago

有一种可能，降频降压以后平均功耗大幅度变小，芯片内部温度降低，原来零界点的hold问题得不到改善或者变严重。说到底，还是感觉你们hold margin不够。