LVS HCELL问题

wanchengchen · 发表于 2021-5-17 15:12:28

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想请教论坛里面的大牛帮忙解答一下hcell的逻辑问题。
对于相同的一个顶层cell，我不加hcell就可以跑过LVS，加上hcell就会报错，但有的顶层就没有这个问题。想请教一下hcell的计算逻辑是什么呢？感谢。

843071455 · 发表于 2021-5-17 15:38:31

先确认一下版图和线路的cell是不是存在大小写的问题！

wangjianghua · 发表于 2021-5-17 18:42:00

hcell是用来声明版图的哪些模块和电路的哪些模块是一一对应关系，主要用于LVS做层次化检查。就是一个黑盒子，顶层只要你的port信息，内部的不管你如何，只要你保证和Port相关的没有问题就好了

wangjianghua · 发表于 2021-5-17 18:43:15

hcell格式
/layout name source name

小不点_shuting · 发表于 2021-10-25 10:47:20

wangjianghua 发表于 2021-5-17 18:42
hcell是用来声明版图的哪些模块和电路的哪些模块是一一对应关系，主要用于LVS做层次化检查。就是一个黑盒子 ...

你好我我想问一下 hcell这个文件都是怎么用的呢

wangjianghua · 发表于 2021-10-27 13:42:16

小不点_shuting 发表于 2021-10-25 10:47
你好我我想问一下 hcell这个文件都是怎么用的呢

LVS/LPE在input哪里就有设置，配合LVS box使用

hazelhe · 发表于 2022-2-21 14:01:04

了解了！

level90 · 发表于 2022-2-21 16:05:12

加hcell报错说明有地方并没有完全按cdl(电路结构)接正确。不加hcell只按顶层逻辑，无视下层BLK接错的..

Summers_color · 发表于 2022-7-17 11:37:47

你好，请问找到原因了吗？

wanchengchen · 发表于 2022-7-19 10:47:47

Summers_color 发表于 2022-7-17 11:37
你好，请问找到原因了吗？

8楼说的对，hcell报错就是连接错了。比如一个模块是pin是0,1,2,3,和他相连的模块你用3,2,1,0不加hcell一般是过得，但是实际和电路不同。

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