pipelined-sar噪底太高

terryma

   

zs1647 发表于 2021-5-20 11:27
，楼主用的啥结构？

6+7结构，1b冗余，G=32，第一级目前用的下极板采样，Vcm-based切换方式；第二级上极板采样，单调切换方式。残差放大器还没做，用的verilogA搭的运放。

terryma

   

老尤皮 发表于 2021-5-19 19:10
可能是采样限制了你的性能。可以看看采样开关关断以后电容上的电压信号的频谱。我建议还是下极板采样比较 ...

我想请问一下，我第一级本来计划是6bit，但是为了产生残差电压，我做成7bit的结构，然后输出7位数字码，但是我只取前6位，这样的想法对吗？

老尤皮

   

terryma 发表于 2021-5-20 15:41
我想请问一下，我第一级本来计划是6bit，但是为了产生残差电压，我做成7bit的结构，然后输出7位数字码， ...

可以这样做，就是方法有点蠢

terryma

   

老尤皮 发表于 2021-5-21 19:37
可以这样做，就是方法有点蠢

那请问还有啥方法吗

wandola

首先看有没有missing code。底噪高有可能是有missing code。

你应该做一个ramp输入的仿真，保证每个code有10个左右的hit，这样先计算线性度看看

老尤皮

   

terryma 发表于 2021-5-23 19:43
那请问还有啥方法吗

改数字逻辑的结构，改成既能够生成残差电压，又只生成6个数字码。

terryma

   

老尤皮 发表于 2021-5-24 19:10
改数字逻辑的结构，改成既能够生成残差电压，又只生成6个数字码。

那这种方式最后一位去切换什么电容呢？比如3bit的DAC，如何用差分形式的话，单边电容应该是2C，C，C，产生的数字码D2控制2C切换，D1控制C切换，那D0又应该控制什么电容切换从而产生正确的残差呢？

老尤皮

   

terryma 发表于 2021-9-28 15:47
那这种方式最后一位去切换什么电容呢？比如3bit的DAC，如何用差分形式的话，单边电容应该是2C，C，C，产 ...

你的电容比例要改成4C,2C,C,C

terryma

   

老尤皮 发表于 2021-9-28 19:09
你的电容比例要改成4C,2C,C,C

那其实电容阵列还是相当于增加了一位