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[求助] pipelined-sar噪底太高

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发表于 2021-5-15 20:08:23 | 显示全部楼层 |阅读模式

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12bit的pipelined-sar adc,仿真出来噪底比理想情况高太多,请问这种情况是逻辑功能不对,还是只是电路噪声影响?
QQ截图20210515200555.jpg
发表于 2021-5-15 21:34:14 | 显示全部楼层
是两级6+7吗?级间增益调过吗?
发表于 2021-5-16 03:13:32 | 显示全部楼层
你的是schematic仿真吗?transient仿真里加了noise了吗?如果是transient noise仿真,尝试把一些模块的noise给disable,来看看是哪里的noise贡献最大。如果只是transient仿真就出现了这样的情况,看看是不是逻辑错了还是放大器增益错了,可以尝试使用理想模块代替放大器或逻辑控制。
 楼主| 发表于 2021-5-16 09:51:24 | 显示全部楼层


老尤皮 发表于 2021-5-15 21:34
是两级6+7吗?级间增益调过吗?


是6+7,级间增益为32
 楼主| 发表于 2021-5-16 09:52:28 | 显示全部楼层


方块forever 发表于 2021-5-16 03:13
你的是schematic仿真吗?transient仿真里加了noise了吗?如果是transient noise仿真,尝试把一些模块的nois ...


只是transient仿真,放大器是用的何乐年那本书上的verilogA代码写的,您的意思是逻辑功能正确的话,transient仿真仿真出来的噪底是不会像图中那么高的吗?
发表于 2021-5-16 16:55:56 | 显示全部楼层


terryma 发表于 2021-5-16 09:52
只是transient仿真,放大器是用的何乐年那本书上的verilogA代码写的,您的意思是逻辑功能正确的话,trans ...


对,因为正常transient仿真,相当于只包含量化噪声,那么你的输出应该很接近12ENOB才对(比方说11.7ENOB,11.8ENOB之类的)。你这里只有9个ENOB,说明电路哪里搭错了。具体是哪里错了,估计你要好好找一找了。我建议可以先给ADC一个DC输入,看看转换的过程是否正确,然后可以找到具体是哪里错了。
发表于 2021-5-16 16:57:32 | 显示全部楼层


terryma 发表于 2021-5-16 09:51
是6+7,级间增益为32


你这样的6+7,相当于中间有一位的redundancy,不知道你在做FFT之前有没有把redundancy正确地加上去。
 楼主| 发表于 2021-5-19 18:47:08 | 显示全部楼层


方块forever 发表于 2021-5-16 16:55
对,因为正常transient仿真,相当于只包含量化噪声,那么你的输出应该很接近12ENOB才对(比方说11.7ENOB ...


因为我是上极板采样的,我将采样开关的尺寸减小了,现在ENOB能提高到10.5左右,我想可能是电荷注入和寄生电容影响了残差电压,但是怎么也调不到接近12bit;而且应也不是冗余位的问题,因为我试6+6级间增益为64的结构,仿真出来的结果与目前的差不多
发表于 2021-5-19 19:10:41 | 显示全部楼层


terryma 发表于 2021-5-19 18:47
因为我是上极板采样的,我将采样开关的尺寸减小了,现在ENOB能提高到10.5左右,我想可能是电荷注入和寄生 ...


可能是采样限制了你的性能。可以看看采样开关关断以后电容上的电压信号的频谱。我建议还是下极板采样比较好
发表于 2021-5-20 11:27:51 | 显示全部楼层
,楼主用的啥结构?
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