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急!Astro读入网表的 问题请教

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发表于 2007-12-13 15:08:00 | 显示全部楼层 |阅读模式

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在用Astro进行后端设计的时候,我用artison公司的memory compiler生成的ram,然后利用它导出的.vclef文件生成一个ram的参考库,但是我在Astro中用auVerilogToCell命令的时候出现port connection failed 这样的错误,我在网表中查看出错的地方发现正是memory的问题,请教各位牛人这是怎么会事呢,是我生成ram参考库的问题么?
发表于 2008-3-12 20:40:10 | 显示全部楼层
老兄,
我今天在做ram参考库的时候出错了。 说port type no define.
你可以贴一下通过vclef是如何做ram参考库的吗?
请详细一点,我是新手。

谢谢,祝您成功
发表于 2008-3-13 21:16:08 | 显示全部楼层
问题解决了么?

悬赏解决!
发表于 2008-3-13 22:25:33 | 显示全部楼层
已经快要解决了。
今天LC有问题,没有把lib转换成.db。

怎么悬赏你呢?
发表于 2008-3-14 15:53:25 | 显示全部楼层
悬赏的帖子已经发了,
在数字后端版,
请解答
发表于 2008-3-17 13:53:23 | 显示全部楼层
发表于 2010-10-17 09:25:04 | 显示全部楼层
骗你的!
发表于 2011-3-29 10:04:47 | 显示全部楼层
谢谢!!!!!!!!!!!
发表于 2011-3-29 10:54:02 | 显示全部楼层
xiexie!!!!!!!!!!!!!!!!!!!!!!1
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