DC综合后网表中总是含有assign，去不掉

qingtingsanmo · 发表于 2021-4-25 16:35:13

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本帖最后由 qingtingsanmo 于 2021-4-25 17:30 编辑

DC综合后总是含有assign，尝试以下方法，还是去不掉，top module 和几个sub module都含有assign,求帮助

1、verilogout_no_tri true;
2、define_name_rules;
3、fix_multiple_port_nets -all -buffer_constants[get_designs *]'
4、compile_ultra -no_boundary_optimization -no_seg_output_inversion -no_autoungroup;

puxiancheng · 发表于 2021-4-26 09:14:40

change_names -hier -rules verilog

qingtingsanmo · 发表于 2021-4-26 10:41:49

puxiancheng 发表于 2021-4-26 09:14
change_names -hier -rules verilog

有这个，我是放在compile_ultra之后了，这个 command必须加在compile_ultra之前吗？加在之前好像也没坏处。试了也不行啊

fhy420462303 · 发表于 2021-4-26 17:50:43

path 是不是被设置为dont touch了

qingtingsanmo · 发表于 2021-4-27 09:19:47

fhy420462303 发表于 2021-4-26 17:50
path 是不是被设置为dont touch了

remove_attribute [all_design] dont_touch dont_use都设置了

qingtingsanmo · 发表于 2021-4-27 14:23:06

本帖最后由 qingtingsanmo 于 2021-4-27 14:24 编辑

读ddc ，change_name 再输出vg， assign没了；但是按DC 一开始的流程走，compile 、change_name 输出的vg里assign就是去不掉，太奇怪了，有谁知道原因吗？

[求助] DC综合后网表中总是含有assign，去不掉

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