新手求助verilog问题

ysy1917

module mux_tb;
wire a,b,c,d;
wire [1:0] sel;//sel=s1,s0
reg op;
assign a=0,b=0,c=0,d=0;
总是显示LHS in procedural continuous assignment may not be a net: a.
bcd也是一样。已经声明abcd是wire类型了。
mux MUX(
          .a(a),
          .b(b),

          .c(c),
          .d(d),
          .sel(sel),
          .op(op));
initial
begin sel=2'b00;
fork
        #5 assign a=1;
        #10 sel=2'b01;
        #15 assign b=1;
        #20 sel=2'b10;
        #25 assign c=1;
        #30 sel=2'b11;
        #35 assign d=1;
join
end
endmodule

peppermint

module mux_tb;
reg a,b,c,d;
reg [1:0] sel;//sel=s1,s0
wire op;

mux MUX(
    .a(a),
    .b(b),
    .c(c)
    .d(d),
    .sel(sel),
    .op(op));
initial
begin
    a=0, b=0, c=0, d=0;
    sel=2'b00;
    #5 a=1;
    #10 sel=2'b01;
    #15 b=1;
    #20 sel=2'b10;
    #25 c=1;
    #30 sel=2'b11;
    #35 d=1;
end
endmodule

ham8665746

a,b,c,d assign分开写 不支持 多个赋值

weizqsocool

个人认为testbench中的赋值语句都应放在initial语句中，所以你应该把 assign语句放在 initial语句中；另外，assign赋值的话是不是舍去，assign和initial是并行的吧。

ysy1917

多谢，已经解决了