vcs加密verilog代码的方法

justinherman

经常会见到经过加密的verilog的代码，加密的verilog代码是如何生成的呢？

code：adder.v
module adder(
  input           clock,
  input            resetn,

  input        [3:0] in_1,
  input        [3:0] in_2,
  output reg[4:0] out);

  `protect128
    always@(posedge clock or negedge resetn)begin
        if(! resetn)begin
           out <= 5'd0;
        end
        else begin
           out <= in_1 +in_2;
        end
    end
  `endprotect128
endmodule

>vcs +v2k -protect128 adder.v

即可生成adder.vp的被加密后的verilog代码。