刚装IC617,在建systemverilog 的cell时，总是报语法错误，尽管没有语法错误。

zjguo

如下图，先建一个systemverilog的cell，但是会报错，求帮解决下。写个最简单的也会报语法错误。

amodaman

我编译出来没错，可以通过。应该是设置问题。

zjguo

amodaman 发表于 2021-3-31 19:15
我编译出来没错，可以通过。应该是设置问题。

没天理啊！！！！

zjguo

amodaman 发表于 2021-3-31 19:15
我编译出来没错，可以通过。应该是设置问题。

大概在哪里设置呢？大佬给个方向啊。

amodaman

zjguo 发表于 2021-4-1 17:25
大概在哪里设置呢？大佬给个方向啊。

在Virtuoso平台上个编译SystemVerilog代码，调用的是混合信号仿真系统工具， 比如SpectreVerilog，或者INCISIVE，Xcelium里面的NCVerilog，或者xmvlog. 在命令行打入命令 which ncvlog 看看系统有没有装这个工具就知道了。正常的话，在命令行可以执行编译，比如：
ncvlog -WORK <library_name> -sv <design_library>/MUX_logic/systemVerilog/verilog.sv

就应该编译通过。如果有问题，命令行也会给出编译错误信息。

zjguo

amodaman 发表于 2021-4-1 22:31
在Virtuoso平台上个编译SystemVerilog代码，调用的是混合信号仿真系统工具， 比如SpectreVerilog，或者IN ...

谢谢大佬，我试一下。