VIVADO生成的仿真网表中的原语好奇怪

367度 · 发表于 2021-3-30 09:07:58

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HI，各位同学，我使用vivado的write_verilog -mode funcsim demo_sim.v命令，生成的demo_sim.v文件中出现了好多RTL_INV / RTL_OR / RTL_AND / RTL_*** 类型的原语，在vivado的安装目录下并没有找到对应的仿真模型，因此使用vcs进行仿真的时候会报错。请问有哪位同学遇到过这个问题嘛？应该怎么解决呢

A1985 · 发表于 2021-3-30 10:33:54

xilinx仿真库编译后导入看看~

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