低压运放共模电压

frj8848

请问大家40nm及以下的低压低功耗信号链路中，电压大概在1.1V左右，Vth可以到0.5V，这种时候共模电压怎么取值比较合理呢？
前级的输出共模稍微偏一点，后级共模电压就out of range了，运放的性能会变化很大。
目前我想到的办法，可以用rail to rail，也可以调高输入共模，也可以在系统上模块尽量用统一的共模reference，但是都有相应的代价，不知道一般是怎么处理的。

ericking0

一般情况，输出共模因为上下都是vdsat，所以比较灵活嘛；所以一般用输出共模将就输入共模；
其实margin就输入对的vgs，尾管的vdsat，把共模稍微从中间拉偏一点，很好满足啊；
前级共模反馈来点offset，也定多是10mV级别的，为什么你会担心？

BTW：R2R这种东西是为了释放对芯片输入的共模的约束的，说实话内部链路上面的东西实在没必要折腾这个，感觉有点舍近求远

frj8848

   

ericking0 发表于 2021-3-29 22:21
一般情况，输出共模因为上下都是vdsat，所以比较灵活嘛；所以一般用输出共模将就输入共模；
其实margin就输 ...

怕前级的信号链路共模电压有累积误差，还有就是PVT corner，low voltage的时候基本Vov也就100mV，PVT一跑怕量产出问题

ericking0

   

frj8848 发表于 2021-3-30 14:54
怕前级的信号链路共模电压有累积误差，还有就是PVT corner，low voltage的时候基本Vov也就100mV，PVT一跑 ...

为啥会有累积误差？每级的输出共模都是本级共模反馈决定的，为什么会累积？
1V，留400m号摆幅，输出N管留150mV的Vds，共模设到400mV完全没问题；
输入用P管，Vgs+Vdsat，600mV还不够哦？
process的TD肯定不会让你在标准工况下，内部信号路径还需要用rail-to-rail来解决的；

PS：如果你的应用场景和普通全差分的信号链路有差异，最好有具体的示意图