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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 调入模块的Layout时选中边界朝一个方向凸出 ...
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查看: 1584|回复: 7

[求助] 调入模块的Layout时选中边界朝一个方向凸出

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CWBBest
发表于 2021-3-27 13:43:43 | 显示全部楼层 |阅读模式

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本帖最后由 CWBBest 于 2021-3-27 13:45 编辑

如图，红框是模块本身layout所占的面积，但是调用这个模块的时候，模块选中之后的边界并不是紧包围模块实际面积，而是朝右凸出了很多（白色框线），这样在绘制版图的时候很不方便。检查过了，右边白色框线附近并没有误放置什么东西。

图片.png

请问出现这种情况的原因是什么呢？如何修改才能解决这一问题？
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CWBBest
 楼主| 发表于 2021-3-28 14:24:38 | 显示全部楼层
顶一下。
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九天凌云
发表于 2021-3-28 17:00:51 | 显示全部楼层
先备份layout，删除重建一个layout，再把备份的内容copy进来，一般就可以解决了，应该是bug
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Bayamx
发表于 2021-3-28 17:29:45 | 显示全部楼层
仔细看看，应该有什么标记之类的在上边例如你的k测距之类的线在，实在找不到就按3楼说的，复制重新弄下
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pretty_hh
发表于 2021-3-29 08:39:42 | 显示全部楼层
这是一个很神奇的问题，这么多年，一直有人求解，可是从来没有一个彻底解决的办法~~
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CWBBest
 楼主| 发表于 2021-4-6 23:03:21 | 显示全部楼层


九天凌云 发表于 2021-3-28 17:00
先备份layout，删除重建一个layout，再把备份的内容copy进来，一般就可以解决了，应该是bug ...


此方法有效，赞一个。

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tsmc40
发表于 2021-4-7 08:08:54 | 显示全部楼层


CWBBest 发表于 2021-4-6 23:03
此方法有效，赞一个。


这方法OK，但问题的本质是还有选不中的东西。

先在objects窗口把V/S全开，干掉boundary，fig group， marker等等。


再不行，打开 Verify -Markers - Delete All
Severity选all。清空即可
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CWBBest
 楼主| 发表于 2021-4-7 14:15:40 | 显示全部楼层


tsmc40 发表于 2021-4-7 08:08
这方法OK，但问题的本质是还有选不中的东西。

先在objects窗口把V/S全开，干掉boundary，fig group， ma ...


嗯嗯，之后遇到了类似问题就尝试一下您提供的方法。

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