请问下interface的clk为什么一般写在括号里？

462126897 · 发表于 2021-3-23 01:24:31

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请问下interface的clk为什么一般写在括号里？

interface AAA（input clk）
logic rstn；
logic ready；
。。。
endinterface

用到时候好像跟别的logic没啥区别呢？？？这么做有什么好处吗？可以不写吗？可以写成别的吗？

vulture09 · 发表于 2021-3-23 14:07:16

括号里可以作为参数，在例化interface的时候从外部输入，应用灵活

桅杆 · 发表于 2021-3-23 14:15:31

这里跟 module 的定义一样，写在括号里可以与外部连接，不写再括号里，就只是内部自己的一个信号。

corinwjx · 发表于 2021-3-24 06:50:15

clock generator一般定义在tb里，实例化interface的时候传递进去。

462126897 · 发表于 2021-3-24 07:45:24

桅杆发表于 2021-3-23 14:15
这里跟 module 的定义一样，写在括号里可以与外部连接，不写再括号里，就只是内部自己的一个信号。 ...

谢谢哈

462126897 · 发表于 2021-3-24 07:46:30

vulture09 发表于 2021-3-23 14:07
括号里可以作为参数，在例化interface的时候从外部输入，应用灵活

如果写别的呢？如rstn

或者说不写在括号里被调用的时候能否被外部输入呢？

vulture09 · 发表于 2021-3-26 10:13:22

462126897 发表于 2021-3-24 07:46
如果写别的呢？如rstn

或者说不写在括号里被调用的时候能否被外部输入呢？

所有信号都可以写在括号里；不在括号里的不能从外部输入，

462126897 · 发表于 2021-3-27 00:41:39

vulture09 发表于 2021-3-26 10:13
所有信号都可以写在括号里；不在括号里的不能从外部输入，

好的好的，多谢哈

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