在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3364|回复: 7

[求助] DVE无法仿真.sv文件

[复制链接]
发表于 2021-3-22 10:21:25 | 显示全部楼层 |阅读模式
10资产
`timescale 1ns/1ns
module race1;

bit clk1, clk2;
bit rstn;
logic[7:0] d1;

initial begin
  forever #5 clk1 <= !clk1;
end

always @(clk1) clk2 <= clk1;

initial begin
  #10 rstn <= 0;
  #20 rstn <= 1;
end
always @(posedge clk1, negedge rstn) begin
  if(!rstn) d1 <= 0;
  else d1 <= d1 + 1;
end

always @(posedge clk1) $display("%0t ns d1 value is 0x%0x", $time, d1);
always @(posedge clk2) $display("%0t ns d1 value is 0x%0x", $time, d1);
endmodule


上面的代码可以在别人电脑上编译,并且在执行 ./simv -gui之后能够在DVE文件中显示要仿真信号,但是在自己电脑上DVE却显示下面的情况:
Error: [UCLI-003] Unknown flag or misspelled flag
Flag '/test2/inter.vpd' is not supported by this command.
Please enter 'dump -help' to see valid command flags.

image.png


最佳答案

查看完整内容

在bench里加上 initial begin $vcdpluson; end 使用dve -full64打开dve载入.vpd文件看波形
发表于 2021-3-22 10:21:26 | 显示全部楼层


weizqsocool 发表于 2021-3-22 11:27
仿真过了,使用的  vcs -sverilog race.sv -full64 -debug_all  编译成功了.而且很好奇,同样的步骤在别 ...


在bench里加上
initial begin
$vcdpluson;
end
使用dve -full64打开dve载入.vpd文件看波形
发表于 2021-3-22 10:42:29 | 显示全部楼层
你先得用vcs仿真出波形文件吧,dve只是查看波形
 楼主| 发表于 2021-3-22 11:27:22 | 显示全部楼层


笃定 发表于 2021-3-22 10:42
你先得用vcs仿真出波形文件吧,dve只是查看波形


仿真过了,使用的  vcs -sverilog race.sv -full64 -debug_all  编译成功了.而且很好奇,同样的步骤在别人电脑上可以,在自己电脑上却不行。




发表于 2021-3-22 13:23:02 | 显示全部楼层
thank you for sharing
发表于 2021-3-22 14:26:50 | 显示全部楼层
没有dump 波形吧!
 楼主| 发表于 2021-3-22 15:17:48 | 显示全部楼层


笃定 发表于 2021-3-22 13:59
在bench里加上
initial begin
$vcdpluson;


试过了还是不行,估计是电脑问题,重装一次软件就ok了,不过辛苦了。
发表于 2022-3-10 19:45:33 | 显示全部楼层
围观
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-25 08:57 , Processed in 0.020553 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表