tessent mbist电路中，TAP CLK period相关问题

YouHKH · 发表于 2021-3-29 22:50:18

chen_well 发表于 2021-3-29 20:32
您说的这个蛮对的，我当时没考虑到bist_en

soc2012 · 发表于 2021-3-31 15:41:15

chen_well 发表于 2021-3-25 22:34
tck在bist时钟下拍了3拍取反，和tck在bist时钟下拍了2拍，进行逻辑与操作，获得图1中tck脉冲。为了保证能够 ...

顶一下，写的非常好。

另外，在tessent 2020.4版本，这个结构已经变化了，没有4倍的限制了。

YouHKH · 发表于 2021-3-31 22:14:34

soc2012 发表于 2021-3-31 15:41
顶一下，写的非常好。

另外，在tessent 2020.4版本，这个结构已经变化了，没有4倍的限制了。

是嘛！2020.3版本还有这个限制。

老毛桃 · 发表于 2021-10-25 18:20:38

哇哦

fangwang85 · 发表于 2022-1-11 09:39:29

学习了

Kingwhale · 发表于 2022-4-14 17:57:01

感谢分享标记一下

fangwang85 · 发表于 2022-5-20 11:44:51

YouHKH 发表于 2021-3-26 22:41
感觉应该是TCK作为BIST_CLK的data pin用，如果TCK period < 4 x BIST_CLK的话，
TCK&BIST_EN之后，就不是 ...

学习了

John_Zhang · 发表于 2022-6-1 11:04:20

本帖最后由 John_Zhang 于 2022-6-1 11:06 编辑

因为电路结构的问题，在shift的时候存在不同clk domain的 shift，电路为了满足时序，要求的。。
在2021版本上，这部分电路已经更新了，不再要求4倍关系了。。。

希望可以帮助到你

yangge66 · 发表于 2022-6-27 08:30:37

mark一下

半兽细胞 · 发表于 2023-5-4 16:55:00

请教一个问题，TCK的频率在用tessent shell仿真的时候怎么设置啊？

[求助] tessent mbist电路中，TAP CLK period相关问题