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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › verdi uvm debug模式下的问题
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楼主: Ka2ken

[求助] verdi uvm debug模式下的问题

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qin2879
发表于 2021-12-23 15:20:05 | 显示全部楼层
VERDI_COMPILE_OPT += -uvmDebug
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liuyuanhuiHUST
发表于 2024-9-26 10:42:46 | 显示全部楼层
后来咋说啊，咋解决的啊，兄弟们
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