Verilog自定义函数中可以加流水线技术吗？

come_on_sn

比如插寄存器这种

    function    [2:0]    add3_new;
        input   A,B,C,D,E,F,G;
                  reg [1:0] temp_1;
                  reg [1:0] temp_2;
                  reg [1:0] temp_3;
                  reg [2:0] temp_4;
                  reg [2:0] temp_5;
    begin
                        temp_1 = A+B;
                        temp_2 = C+D;
                        temp_3 = E+F;

                        temp_4 = temp_1+temp_2;
                        temp_5 = temp_3+G;                       
                        add3_new = temp_4 + temp_5 ;
    end
    endfunction


这个加法器有没有什么办法可以减小路径时延呢？比如用时钟打一下分别输出temp_1、temp_2、temp_3？
谢谢了

miccjiang

函数不能有延迟，时序逻辑

fhy420462303

不用function实现，直接改成流水线实现应该是可以的，就是需要记得第一笔数据应该是delay几个时钟之后才会输出数据！

come_on_sn

   

miccjiang 发表于 2021-3-10 10:05
函数不能有延迟，时序逻辑

哦哦，谢谢了
主要是模块中需要进行类似的操作几十次，所以定义了函数来实现

come_on_sn

   

fhy420462303 发表于 2021-3-10 11:02
不用function实现，直接改成流水线实现应该是可以的，就是需要记得第一笔数据应该是delay几个时钟之后才会 ...

嗯嗯，模块中类似的操作需要进行几十次，因此定义了函数来调用，这种情况应该怎么解决呢？

fhy420462303

   

come_on_sn 发表于 2021-3-11 09:44
嗯嗯，模块中类似的操作需要进行几十次，因此定义了函数来调用，这种情况应该怎么解决呢？
...

改成module，然后调用module 呗 ！

come_on_sn

   

fhy420462303 发表于 2021-3-11 10:20
改成module，然后调用module 呗 ！

您好，我写了下面的module，但是一直提示else附近有error，能麻烦帮忙看下吗？谢谢了

module add3(val,A,B,C,D,E,F,G,clk,reset);

    input   A,B,C,D,E,F,G;
         input   clk, reset;
         output  [2:0] val;
         
         reg [2:0] val;
    reg [1:0] temp_1;
         reg [1:0] temp_2;
         reg [1:0] temp_3;
                  
         reg [2:0] temp_4;
         reg [2:0] temp_5;

    always@(posedge clk or posedge reset)
    begin
        if (reset == 1'b1)
                                temp_1 <= 2'd0;
                                temp_2 <= 2'd0;
                                temp_3 <= 2'd0;
                                temp_4 <= 3'd0;
                                temp_5 <= 3'd0;
                                val    <= 3'd0;                                
        else
                                temp_1 <= A + B;
                                temp_2 <= C + D;
                                temp_3 <= E + F;
                                temp_4 <= temp_1 + temp_2;
                                temp_5 <= temp_3 + G;
                               val <= temp_4 + temp_5;                                    
    end
endmodule

dqwuf2008

if语句里缺begin end

come_on_sn

   

come_on_sn 发表于 2021-3-15 23:04
您好，我写了下面的module，但是一直提示else附近有error，能麻烦帮忙看下吗？谢谢了

module add3(val,A, ...

知道问题出在哪里，少了begin end

fhy420462303

   

come_on_sn 发表于 2021-3-15 23:04
您好，我写了下面的module，但是一直提示else附近有error，能麻烦帮忙看下吗？谢谢了

module add3(val,A, ...

if（）begin
多语句
end
else begin
多语句
end