PVT仿真时怎么减少电容电阻的工艺偏差

迅哥 · 发表于 2021-2-19 17:58:16

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小弟目前在做一个LPF，因为要求的-3db频率很低，所以电路中用的电阻和电容都很大，在仿真ss和ff工艺角时，-3db频率偏离了很远。。。
用理想电容电阻仿真，结果基本符合预期，所以可以确定是电容电阻的问题，想要问一下这种情况要怎么减少工艺带来的设计偏差呢。
btw，滤波器设计时除了应该看-3db频率，还应该关注什么呢。
对运放又有什么要求呢，设计滤波器时，除了GBW是截止频率的100倍以外，好像没有对运放提出具体要求。

lynker · 发表于 2021-2-19 19:11:30

阻容偏差不可避免，滤波器应考虑中心频率，带宽以及Q值的修调

liu494516166 · 发表于 2021-2-19 22:46:34

电阻电容做不准，但比值可以做的很准

CWBBest · 发表于 2021-2-19 23:37:42

“想要问一下这种情况要怎么减少工艺带来的设计偏差呢。” 这个没办法减少，选定了厂商之后器件的绝对偏差就定下来了。

想要结果更加理想可以像3楼说的那样，选用只对相对偏差敏感的拓扑结构。

peterlin2010 · 发表于 2021-2-20 08:25:11

Fab process RES / CAP spice MODEL 都很宽, 当然拉FAB 要保护自己万一飘了就可免责, , 但实际出来你请PE 去找该FAB 厂, HR 很多LOT 平均值, 拿多数人用 HR 电阻POLY MODEL 都给你+/20~30% 这那能用阿随便CORNER 都会超标, 但去查量产工艺往年看到都5% , POLY 电阻一般也要求width宽, 有次省AREA 故意用低于FAB 要求, 最后流片出来还是比例值OK .至于pull_up , pull_low 有偏差也还好, 只是一个pull_low让输入端MOS GATE 没空接 .你要HR 准就POLY WIDTH 拉宽. 再来某些工艺下POLY HR高电压下电阻绝对值会SHIFT ..