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查看: 2855|回复: 7

[求助] UVM小白的验证问题求助,关于中断和错误的验证

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发表于 2021-2-14 13:18:40 | 显示全部楼层 |阅读模式

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自己是小白,自学接触UVM没多久,写的都是些正常的testcase,想请教一下各位大佬前辈。对于一个DUT怎么去验证它在错误情况下的响应?比如在transaction中有错误信息时,DUT理想的行为是对某一寄存器置位。我的想法是单独写错误的transaction然后overide,但是问题是对于寄存器的检查应该放在哪一个位置呢?放在scoreboard中然后通过寄存器模型对寄存器进行访问吗?可是这样感觉是不是可能存在同步的问题?即验证环境中错误transaction到达的时间和dut中可能不同步,从而寄存器中的值可能不对?
针对这个问题想请教一下大家!提前谢谢各位
发表于 2021-2-14 19:17:12 | 显示全部楼层
我以为的中断的检查,是直接去读寄存器的状态值就可以了啊。
 楼主| 发表于 2021-2-15 11:44:39 | 显示全部楼层


viviy 发表于 2021-2-14 19:17
我以为的中断的检查,是直接去读寄存器的状态值就可以了啊。


谢谢,那这部分检查一般是在什么位置(component)做呢?
发表于 2021-2-17 23:10:34 | 显示全部楼层
中断验证的一个难点,就是如果想要实时检查中断状态的话,有可能出现连续触发中断导致环境和DUT不一致的情况。所以我们项目中一般对中断的要求就是,出现错误时,中断要能上报出去,第一个中断info能够记录下来,有中断计数的,中断计数准确,就可以了。所以我们在验证中断的时候,一般分两个步骤,一是中断树上报单独验证,这个和具体的功能无关,只验中断的上报和掩码相关的功能。二是具体和功能相关的,在TC中构造异常激励,环境同步预期,只在仿真结束的时候,去检查中断状态、中断info和中断计数,就可以了。
 楼主| 发表于 2021-2-18 10:24:16 | 显示全部楼层


飞翔的马甲 发表于 2021-2-17 23:10
中断验证的一个难点,就是如果想要实时检查中断状态的话,有可能出现连续触发中断导致环境和DUT不一致的情 ...


了解了,谢谢!
发表于 2021-2-18 10:37:17 | 显示全部楼层


中断树的验证,还包括中断的读清操作,因为有的RTL会将中断源错误地做成电平信号,导致中断无法读清的错误。
发表于 2023-10-27 22:36:21 | 显示全部楼层


飞翔的马甲 发表于 2021-2-17 23:10
中断验证的一个难点,就是如果想要实时检查中断状态的话,有可能出现连续触发中断导致环境和DUT不一致的情 ...


请问一下,如果DUT是脉冲中断,那在RM里面应该怎么对应实现呢?写代码时发现RM里没办法采模型里面变量的上升沿,有什么方法可以解决这个问题吗?
发表于 2023-11-13 20:57:51 | 显示全部楼层


醉里飞霜 发表于 2023-10-27 22:36
请问一下,如果DUT是脉冲中断,那在RM里面应该怎么对应实现呢?写代码时发现RM里没办法采模型里面变量的 ...


用sva来验证吧,不过之前验的那个refmodel是用systemC来写的,所以就还好
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