设计D触发器，是否需要将管子的DC都设置在饱和区？

lizhengxuan · 发表于 2021-1-27 22:10:58

以上两种CML结构，是否应该把每一个管子的DC都设置在饱和区？
师兄师姐们一直说 “把管子最好放在饱和区”
但是我有个疑问用作DFF的设计，如果输入信号为大信号，比如输入data的VPP约等于0.8VDD，那么此时管子DC设置在饱和区和非饱和区有什么区别呢？不都一样变成非线性了吗？

类似的，是不是逻辑电路（比如上PMOS下NMOS的反相器、TSPC的D触发器等），可以不看DC是否在饱和区，而只跑tran波形？

可能是比较基础的问题，还希望大佬们能帮忙解惑，谢谢！

上官轩晖 · 发表于 2021-1-28 07:12:21

用作PLL分频器么？如果是OLL里面的分频器的话，不能把它看作逻辑器件，因为对于PLL来说关键的是过零点以及过零点处的斜率，幅值够用就行，而数字逻辑器件只关心高/低电平的电压区域，是不一样的。

chenthree723 · 发表于 2021-1-28 11:14:20

作为新人，我的理解是，需要管子提供放大作用就工作在饱和区，仅作为开关的话，只考虑导通电阻就可以了，不知道我的理解有没有问题。

xunge · 发表于 2021-1-28 13:46:47

不需要吧，数字电路都饱和还能有什么功能呢，只用看逻辑电平对不对就行了

acging · 发表于 2021-1-28 17:57:16

CML可不是纯数字电路，静态下dc bias还是要保证饱和区的。

CWBBest · 发表于 2021-1-28 18:57:19

本帖最后由 CWBBest 于 2021-1-28 19:02 编辑

刚刚准备回答，想了一下好像不太对。还是等高手解答吧。

lizhengxuan · 发表于 2021-3-24 15:33:34

acging 发表于 2021-1-28 17:57
CML可不是纯数字电路，静态下dc bias还是要保证饱和区的。

您好，若CML的时钟管和数据输入管均为大信号时（如PLL分频器端），即使DC均偏置在饱和区，但是大信号的输入瞬态过程仍旧会使得MOS管退饱和，那么此时DC偏置在饱和区的意义是？

还望不吝赐教！感激不尽！

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