vcsmx2018 编译fpga库的问题

roc2007

编译intel FPGA的库后，把synopsys_sim.setup 文件放到vcs的执行目录下 但是编译调用到ram模块的代码时 还是报错找不到库里的那些模块 但是show_setup 可以看到所有的库都已经映射到了 有人知道是为什么吗？ 手动编译源码进work库就可以找到代码 在另外一台服务器上也没有这个问题。 [roc@roc bin]$ show_setup -lib -- Settings from setup file: /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/bin/synopsys_sim.setup -- Settings from setup file: ./synopsys_sim.setup _IEEE                          : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/IEEE_2008/lib ALTERA                         : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/altera ALTERA_LNSIM                   : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/altera_lnsim ALTERA_MF                      : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/altera_mf CYCLONE10GX                    : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/cyclone10gx CYCLONE10GX_HIP                : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/cyclone10gx_hip CYCLONE10GX_HSSI               : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/cyclone10gx_hssi DEFAULT                        : ../work_lib/defaultlib DW01                           : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/dw/dw01/lib DW02                           : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/dw/dw02/lib DW03                           : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/dw/dw03/lib DW04                           : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/dw/dw04/lib DW05                           : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/dw/dw05/lib DW06                           : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/dw/dw06/lib DW07                           : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/dw/dw07/lib DW08                           : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/dw/dw08/lib DWARE                          : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/dware/lib FLEXMODEL                      : $LMC_HOME/synopsys/flexmodel FOURTEENNM                     : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/fourteennm FOURTEENNM_CT1                 : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/fourteennm_ct1 GSCOMP                         : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/gscomp/lib GTECH                          : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/gtech/lib IEEE_                          : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/IEEE/lib IEEE_asic                      : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/IEEE_asic/lib LPM                            : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/lpm NOVAS                          : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/novas/lib SGATE                          : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/sgate SMARTMODEL                     : $LMC_HOME/synopsys/smartmodel SNPS_EXT                       : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/snps_ext/lib STD                            : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/STD/lib STD_DEVELOPERSKIT              : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/STD_DEVELOPERSKIT/lib SYNOPSYS                       : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/synopsys/lib TENNM                          : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/tennm TENNM_CT1                      : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/tennm_ct1 TWENTYNM                       : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/twentynm TWENTYNM_HIP                   : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/twentynm_hip TWENTYNM_HSSI                  : ../../../../../simlib/intel/20.4/vcsmx201809/verilog_libs/twentynm_hssi VITAL2000                      : /home/roc/soft/synopsys/vcs-mx/O-2018.09-SP2/linux64/packages/VITAL2000/lib WORK                           > DEFAULT Error-[URMI] Unresolved modules ../../../source/jtag2iic/pll/clk_pll/altera_iopll_1930/sim/stratix10_altera_iopll.v, 501 " fourteennm_iopll #(.prot_mode(prot_mode), .reference_clock_frequency(reference_clock_frequency), .vco_frequency(pll_output_clk_frequency), .feedback(((operation_mode == "external") ? "EXT_FB" : ((operation_m ode == "source_synchronous") ? "SOURCE_SYNC" : ((operation_mode == "NDFB normal") ? "NON_DEDICATED_NORMAL" : ((operation_mode == "NDFB source synchronous") ? "NON_DEDICATED_SOURCE_SYNC" : operation_mode))))), .output_clock_frequency_0(output_clock_frequency0), .output_clock_frequency_1(output_clock_frequency1), .output_clock_frequency_2(output_clock_frequency2), .output_clock_frequency_3(output_clock_frequency3), .output_clock_frequency_4(output_clock_frequency4), .output_clock_frequency_5(output_clock_frequency5), .output_clock_frequency_6(output_c ... "  Module definition of above instance is not found in the design. Error-[URMI] Unresolved modules ../../../source/jtag2iic/altera_avolon_i2c/altera_avalon_i2c_fifo.v, 91 "altsyncram the_dp_ram( .clock0 (clk),  .wren_a (put),  .byteena_a (write_byteenables),  .data_a (wdata),  .address_a (write_address),  .q_b (rdata),  .address_b (read_address));"   Module definition of above instance is not found in the design. Error-[URMI] Unresolved modules ../../../source/jtag2iic/altera_avolon_i2c/altera_avalon_i2c_fifo.v, 91 "altsyncram the_dp_ram( .clock0 (clk),  .wren_a (put),  .byteena_a (write_byteenables),  .data_a (wdata),  .address_a (write_address),  .q_b (rdata),  .address_b (read_address));"   Module definition of above instance is not found in the design.

catonblack

具体的操作过程可以贴一下吗？