CMOS开关在截止状态有非低电平的电压输出是怎么回事，求助！

abracadabra · 发表于 2021-1-17 22:18:06

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请教模拟设计的同学们，我按照书上CMOS开关最小导通电阻时的条件设置的n、pmos的宽长比（台积电.18的工艺，n、pmos栅长取最小u值，栅宽n:2u p:8.6u)，仿真后在开关截止状态却有电平输出，为什么会出现这种情况啊，要怎么解决呢？谢谢大家了，附上电路图和仿真结果。 CMOS开关电路图.jpg

randolpha · 发表于 2021-1-18 08:43:39

leakage current

fly_ma · 发表于 2021-1-18 09:39:07

感觉像是时钟的couple

YyuanRTs · 发表于 2021-1-18 09:39:46

电荷注入了解一下

jyzsh1024 · 发表于 2021-1-18 14:41:52

同意二楼。cmos关断时，vout波形基本等于vin加上固定的i*r，可以用leakage解释。

abracadabra · 发表于 2021-1-18 15:03:19

jyzsh1024 发表于 2021-1-18 14:41
同意二楼。cmos关断时，vout波形基本等于vin加上固定的i*r，可以用leakage解释。 ...

你好，请问为什么关断时还有vin输出呢？是因为关断电阻不够大吗？

david123123 · 发表于 2021-1-18 15:15:47

感觉是负载的问题。开关的output是浮空的，相当于接了一个无穷大的电阻。这个电阻和开关串联，分到了全部的电压。可以用电阻作为负载试试。另外clk信号耦合到输出，说明Cgs和Cgd比较大。

风也信子 · 发表于 2021-1-18 16:24:53

vout输出是float的，也就是只有容性负载，没有阻性负载，关断时也就没有DC通路，这个波形的时间尺度上，也就看不到leakage电流影响了
关断时会跳变到一个固定值保持不变，一个是电荷注入，二个是因为寄生导致时钟馈通，这两个人综合影响后导致这个现象
想要关断时vout保持关断前不变，就要解决上面两个问题，想要关断后vout为0，需要vout处再增加nmos拉到地

HzhIC · 发表于 2023-4-17 09:47:37

我做的自举开关也有这个问题，此外还发现保持电压的跳变和输入信号大小正相关，有时向上跳变有时向下。通过简单估算，电荷注入和时钟馈通和这个电压的跳变不是一个量级的，推测可能是漏电流或者楼上说的没有组幸福在的原因。

HzhIC · 发表于 2023-4-17 09:49:02

HzhIC 发表于 2023-4-17 09:47
我做的自举开关也有这个问题，此外还发现保持电压的跳变和输入信号大小正相关，有时向上跳变有时向下。通过 ...

打错了，是“阻性负载”

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