Verilog中自定义一个函数实现统计7bit输入信号中1的个数的功能

kdwwolf · 发表于 2021-1-16 12:15:57

come_on_sn 发表于 2021-1-15 15:14
后仿和上板出现相同的错误

那你看时序报告了吗?

murphy522 · 发表于 2021-1-16 17:36:53

查表靠谱，输入的 7bit 作为地址，数据即表示该地址(即输入数中1的个数). 只读 RAM 可实现

glace12123 · 发表于 2021-3-1 16:46:07

come_on_sn 发表于 2021-1-15 10:46
统计7bit中1的个数，需要完成72次，因此想着是写函数，方便调用些

楼上说了2种最快的方法，1、查表，2、加法。查表法最快，最快1个clock就可以输出结果。
加法耗资源最少，你是7个bit相加，加起来最多就3bit，用3阶pipeline adder，3个clock出结果。

ICS · 发表于 2021-3-1 18:54:50

come_on_sn 发表于 2021-1-15 09:26
写了一个循环函数，但是一直提示语法错误，请教各位大佬

为啥有三个begin却只有一个end？报的是什么错啊？

黑桃ACE · 发表于 2021-3-1 22:06:21

查表是最快最简单的

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