Verilog中自定义一个函数实现统计7bit输入信号中1的个数的功能

come_on_sn · 发表于 2021-1-14 20:14:17

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大家有什么思路呢？

kdwwolf · 发表于 2021-1-14 21:37:13

加起来。

come_on_sn · 发表于 2021-1-14 21:48:30

kdwwolf 发表于 2021-1-14 21:37
加起来。

除了逐比特相加，有没有别的思路呢

come_on_sn · 发表于 2021-1-14 21:49:56

kdwwolf 发表于 2021-1-14 21:37
加起来。

因为现在某个模块里采用直接把7个bit相加的方法但是有时正确，有时错误，程序是用Verilog写的感觉有点诡异，所以想着用另一种方法实现7bit相加？

xudeqiang · 发表于 2021-1-14 22:08:24

case 语句

kdwwolf · 发表于 2021-1-14 22:29:25

come_on_sn 发表于 2021-1-14 21:49
因为现在某个模块里采用直接把7个bit相加的方法但是有时正确，有时错误，程序是用Verilog写的感觉有点诡 ...

这个是时序问题吧，频率过高？还有就是查找表。

come_on_sn · 发表于 2021-1-14 22:59:04

kdwwolf 发表于 2021-1-14 22:29
这个是时序问题吧，频率过高？还有就是查找表。

您好请问您能具体说说吗？频率的话，原系统工作在160M 我降低到100M还是出现有时可以正常工作，有时不能正常工作的问题

come_on_sn · 发表于 2021-1-14 23:00:17

xudeqiang 发表于 2021-1-14 22:08
case 语句

您好，能麻烦您具体说说吗？不太理解case语句如何实现这个功能的

come_on_sn · 发表于 2021-1-14 23:01:05

kdwwolf 发表于 2021-1-14 22:29
这个是时序问题吧，频率过高？还有就是查找表。

您好，请教下查找表问题具体是指什么呢？不太理解，谢谢了

临界 · 发表于 2021-1-14 23:14:36

come_on_sn 发表于 2021-1-14 23:01
您好，请教下查找表问题具体是指什么呢？不太理解，谢谢了

就是你把这7位数的每种情况都写出来，然后每种情况肯定有一个固定的1的个数，这里面可以用sram来做，7位bit当做地址，直接输出1的个数

[求助] Verilog中自定义一个函数实现统计7bit输入信号中1的个数的功能