锁相环锁定时稳态相位误差如何产生？怎么消除或减少？

我的OK哦 · 发表于 2024-7-3 20:34:30

椰子味的特仑苏发表于 2024-6-28 09:56
请问这个误差大小有数值判定吗？我最近做的PLL refclk和fbkclk之间有60p的相位差，PVT下频率都是锁住的
...

这个差是大是小要看你频率，参考频率不是特别高的话，这个量级看起来是正常的

srj915 · 发表于 2024-7-29 19:27:40

你好，我想问一下，我环振锁相环，频率锁定后，up和dn始终有一个40ns的相位差（refcl为2M），而且没有减小的趋势，这个相位差导致vco控制电压有一个周期性4mv左右的纹波，这个需要从哪方面考虑？CP匹配？漏电？

我的OK哦 · 发表于 2024-8-8 10:17:48

srj915 发表于 2024-7-29 19:27
你好，我想问一下，我环振锁相环，频率锁定后，up和dn始终有一个40ns的相位差（refcl为2M），而且没有减小 ...

检查锁定电压下Vtune节点的所有漏电

LHhhhh · 发表于 2024-8-23 20:42:36

大佬，请教个问题，我仿真锁相环时也出现了，锁频不锁相的问题；根据你检测的方法我调试了CP的电流匹配。发现在锁定电压下的电流失配9nA。感觉应该不是电流失配的原因，想问下会不会是VCO可变电容漏电的原因吗

IC_go · 发表于 2024-8-24 00:05:46

整数的pll一般会有静态相位误差，主要原因应该是cp的电流失配。例如失配电流为i，up dn最小导通时间为t，cp电流为icp，那么静态误差应该为i*

IC_go · 发表于 2024-8-24 00:06:34

i*t/icp

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