perf-v开发板烧录及debug总结

羽无芯

Perf-v蜂鸟开发板JTAG下载流程

一．可以在创建工程时候根据板子选择FPGA型号也可以之后选，这里Perf-V开发板所用FPGA型号为xc7a35tffg256-1

file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps1.jpg

二．工程创建之后添加资源文件（.v)

此时可先不定义IO端口

三．添加XDC管脚约束文件

和 ISE 软件不同， Vivado 使用的约束文件格式为 xdc 文件。xdc 文件里主要是完成管脚的约束,时钟的约束, 以及组的约束。这里我们需要对 led_test.v 程序中的输入输出端口分配到 FPGA的真实管脚上, 这需要准备一个 FPGA 的引脚绑定文件.xdc 并添加到工程中。

file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps2.jpg

#管脚约束如下：

set_property PACKAGE_PIN "引脚编号" [get_ports “端口名称”

#电平信号的约束如下：

set_property IOSTANDARD "电压" [get_ports “端口名称”

#时钟周期的约束方法如下：

create_clock -period "周期" [get_ports "端口名称

四．编译

（1）综合

点击 Run Synthesis，即可开始综合并生成网表文件：

（2）布局布线

综合完成后，会弹出这样一个提示小窗口。可以点这里的 Run Implementation 来开始布局布线：

（3）生成bit文件

设置生成bin文件，右键点击Generate Bitstream选择Bitstream setting

，设置完Ok后即可Generate Bitstream

file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps3.jpg

常见问题：

1. 进行vivado开发时，Generate Bitstream报错[DRC NSTD-1]，详细解决步骤：新建记事本，添加以下三句：

set_property SEVERITY {Warning} [get_drc_checks NSTD-1]

set_property SEVERITY {Warning} [get_drc_checks RTSTAT-1]

set_property SEVERITY {Warning} [get_drc_checks UCIO-1]

重命名为  name.tcl文件（确定后缀格式有效）

在generate bitstream 界面如下，右键进入setting

file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps4.jpg

file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps5.jpg

将新建的.tcl文件添加进来

再一次Generate bitstream  ，大功告成！

2. 进行vivado开发时，Generate Bitstream报错

[DRC BIVC-1] Bank IO standard Vcc: Conflicting Vcc voltages in bank 34. For example, the following two ports in this bank have conflicting VCCOs:  

clk (LVCMOS18, requiring VCCO=1.800) and a_to_g[0] (LVCMOS33, requiring VCCO=3.300)

解决步骤：clk及dp的VCCOS为默认的LVCMOS18，未进行更改，改为LVCMOS33即可。

五．烧录

Open Hardware Manager，点automatic detection

file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps6.jpg      

右键器件名添加之前生成的BIT文件

file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps7.jpg

然后添加flash型号

file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps8.jpg

查找perf-V开发板官网器件手册显示flash型号为n25q64-3.3

烧写;

file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps9.jpg

Perf-v蜂鸟开发板Debug流程

三个阶段：

1. 探测信号：在设计中标志想要查看的信号
2. 布局布线：给包含了debug IP的设计布局布线
3. 分析：上板看信号

一．file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps10.jpgfile:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps11.jpg1.Open synthesized Design >>选择想查看的net右键make debug 后点击Tool >> Set Up Debug  

2.选择 ILA 的驱动 clk，clk 一般为内部的 clk_buffer 信号（这里选择采样深度1024）

file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps12.jpg

2. 重新generate bitstream(其中会重新综合和 implementation)

Generate bitstream过程中常见问题：

file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps13.jpg

解决方法：关闭工程重新打开即可

3.Program Device时同时添加生成的.bit和.ltx文件

file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps14.jpg

结果分析：

集成逻辑分析仪ILA例化

参考 https://blog.csdn.net/qq_38352854/article/details/79502513 不用加（*keep = "TRUE"*）

1. 如果执行了之前自动插入 ILA，现在需要去掉之前的 ILA 模块：

file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps17.jpg

选择之前有效瓢虫的信号，右键 unmarke debug。去掉所有的需要 debug 的信号如下，小瓢虫自动消失

2.加入 ILA 核， 在 vivado 工程中打开 IP Catalog 选项，找到 ILA 核，配置 probe个数和例化名。

3.现在可以例化生成的IP核.ila0到我们的RTL中

file:///C:/Users/DELL/AppData/Local/Temp/ksohtml20112/wps18.jpg

重新 rerun 综合，查看例化如下，查看到 state[0]其实是 one hot code 寄存器自己组合生成。

4.generate bit stream-> 重新 implement 后生成 bit 和 ltx 文件。

烧录两个文件和之前过程一样。然后添加波形，手动 trigger，点解 run 按钮即可抓到波形。

abeey

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