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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于采样保持电路电压下降的问题
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楼主: 先生燕Sir

[求助] 关于采样保持电路电压下降的问题

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星航夜雪
发表于 2020-12-24 13:37:58 | 显示全部楼层
时钟馈通的影响
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jeffej
发表于 2020-12-24 14:11:17 | 显示全部楼层
cap is too small?
EETOP创芯人才网职位发布入口
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先生燕Sir
 楼主| 发表于 2020-12-24 14:44:25 | 显示全部楼层


hebut_wolf 发表于 2020-12-24 13:34
是不是沟道电荷注入？ 增加C0试试


嗯嗯，我查了资料，是电荷诸如引起的原因，增大c0与减小宽长比都可以降低这个效应，感谢
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