SARADC冗余问题

loveagic

做了一个SARADC，12Bit的，做成冗余后，输出16个数字码，(16-12的转换过程与下图原理类似），请问在cadence中如何实现将这个16个数字码转换成正常的二进制的12Bit的数字码呢？或者说还是应该在matlab中实现呢；是的话，在matlab中又该如何实现？（因为想要去做FFT，之前做的ADC没有冗余，直接将输出的数字码通过用Verioga写的理想DAC再还原成模拟量，然后去做FFT，这种冗余的还是第一次弄，不知道还如何去做？），望懂得前辈指教一下，谢谢啦

woodhorse007

1每比特乘以对应的电容值后相加
2然后在数学上把非2^n的电容值用2^n次相加表示，再合并同类项

老尤皮

写个veriloga

直到世界尽头

把你的design参考你附图的那种方式写成加法等式，然后在电路上用加法器实现，最后可以得到12bits的输出。

loveagic

直到世界尽头 发表于 2020-12-10 16:33
把你的design参考你附图的那种方式写成加法等式，然后在电路上用加法器实现，最后可以得到12bits的输出。 ...

最近看了一下刘纯成的文章，也想到直接用加法器对应相加，谢谢您的回答；
还有一个问题关于C.C.L的论文的DEC（前两个图），他的意义何在呢？读了文章后，没太理解为啥需要进行补偿，计算公式如何理解呢？尤其是计算公式中0.5的 ，应该如何理解呢？按照他的算法，由于-0.5产生的-73，应该就是需要补偿的数值，我的电容阵列有两个补偿（16c ,8c），在不太理解他的公式的前提下，是否可以按部就班的直接套用公式进行补偿（将-(16*0.5+8*0.5)加进去）

  

loveagic

loveagic 发表于 2020-12-11 09:54
最近看了一下刘纯成的文章，也想到直接用加法器对应相加，谢谢您的回答；
还有一个问题关于C.C.L的论文的 ...

loveagic

老尤皮 发表于 2020-12-10 15:09
写个veriloga

谢谢您，目前有两个方法：用veriloga写，或者用加法器实现，不太擅长用代码写，打算直接硬搭了......   有一个问题关于C.C.L的论文的DEC，他的意义何在呢？读了文章后，没太理解为啥需要进行补偿，计算公式如何理解呢？尤其是计算公式中0.5的 ，应该如何理解呢？按照他的算法，由于-0.5产生的-73，应该就是需要补偿的数值，我的电容阵列有两个补偿（16c ,8c），在不太理解他的公式的前提下，是否可以按部就班的直接套用公式进行补偿（将-(16*0.5+8*0.5)加进去）

loveagic

woodhorse007 发表于 2020-12-10 09:23
1每比特乘以对应的电容值后相加
2然后在数学上把非2^n的电容值用2^n次相加表示，再合并同类项
...

谢谢，还麻烦您看看，我下面问的问题，不知道您可否解答一下

老尤皮

loveagic 发表于 2020-12-11 10:00
谢谢您，目前有两个方法：用veriloga写，或者用加法器实现，不太擅长用代码写，打算直接硬搭了......    ...

不擅长写可以学，磨刀不误砍柴工。首先veriloga写起来没什么特别花里胡哨的东西，看看手册大概就能学会了。veriloga也是电路debug非常有用的工具，对于你以后解决其他问题也很有帮助。
减去0.5是为了去掉一个offset，不理解完全可以像你说的那样套用公式，不过这其实对ADC的仿真性能没有影响。事实上你不把这个0.5减掉也可以，就是多了个offset

loveagic

老尤皮 发表于 2020-12-11 13:58
不擅长写可以学，磨刀不误砍柴工。首先veriloga写起来没什么特别花里胡哨的东西，看看手册大概就能学会了 ...

多谢前辈教诲，打算好好学Veriloga ，写一下；也感谢您的解答