low power设计--always on到switch off的path需要iso到0吗?

andywang3791

对于low power设计，都知道switch off domain到always on domain的path需要插isolation cell
但是今天看资料从always on到switch off的path，如果输出是高电平，会有到地sneak current的path，这是为什么？这样说，是否需要isolate到0？

andywang3791

不要沉

haoshiyang

ISO要根据 switch off之后的状态对其他always on domian的影响决定是isolate 到1还是0

andywang3791

   

haoshiyang 发表于 2020-12-4 14:04
ISO要根据 switch off之后的状态对其他always on domian的影响决定是isolate 到1还是0

always on到switch off的path是否需要clamp到0？我看有资料说如果是1会有sneak current，不理解

haoshiyang

   

andywang3791 发表于 2020-12-4 14:41
always on到switch off的path是否需要clamp到0？我看有资料说如果是1会有sneak current，不理解

...

应该不用啊，这个iso是加到输出状态的，从always on 到switch off是不用加iso的 你是不是看的level shift？可以贴出文档来看看。一起学习下

andywang3791

   

haoshiyang 发表于 2020-12-4 14:51
应该不用啊，这个iso是加到输出状态的，从always on 到switch off是不用加iso的 你是不是看的level shift ...

在Low power Methodology Manual这本书上的原话（无法截图）：
for example, if VDD is switched(for the destination block), and outputs(of the source block) are clamped to "1",

then there may be current paths from the cleamped output to ground. This could cause unnecessary leakage

http://www.360doc.com/content/14/0918/14/18578054_410432848.shtml

另外上面链接的博主又有这样的解释：

isolate cell外接一个门电路时，一般会带来sneak path leakage。从VDD到VSS的一条DC path。

很是迷惑阿。。。

andywang3791

   

haoshiyang 发表于 2020-12-4 14:51
应该不用啊，这个iso是加到输出状态的，从always on 到switch off是不用加iso的 你是不是看的level shift ...

在low Power Methodology Manual上的原话(无法截图)：
For example, if VDD is switched (for the detination block), and outputs (of the source block) are clamped to "1",
then there may be sneak current paths from the clamped output to ground. this could cause unnecessary leakage.


www.360doc.com/content/14/0918/14/18578054_410432848.shtml

另外在上面链接博主的解释：

isolate cell外接一个门电路时，一般会带来sneak path leakage。从VDD到VSS的一条DC path。

很是疑惑。。。

andywang3791

在low Power Methodology Manual上的原话(无法截图)：
For example, if VDD is switched (for the detination block), and outputs (of the source block) are clamped to "1",
then there may be sneak current paths from the clamped output to ground. this could cause unnecessary leakage.

搜索lower power的physical library，博主的一段话：
isolate cell外接一个门电路时，一般会带来sneak path leakage。从VDD到VSS的一条DC path。

很是疑惑。。。

haoshiyang

   

andywang3791 发表于 2020-12-4 16:27
在low Power Methodology Manual上的原话(无法截图)：
For example, if VDD is switched (for the detinat ...

存在这种情况，我看了文章说的是2个power down的block之前的同时关断的情况，上级的iso 信号拉到1之后 可能会给下级的block带来微小的电流，这个是有可能发生在iso出来的信号接到类似于传输门结构的cell上，是存在这种泄露电流的

jake

假设 always on (AO) 有一个输出，dout_ao_2_pso， 到了 power switch off （PSO）那里驱动一个 buffer。 在 PSO VDD 关掉时，如果 dout_ao_2_pso 是高电平，在 PSO 这边，即使 PSO VDD 已经关掉，由于 dout_ao_2_pso 是高电平， buffer 的 NMOS 还是会导通， 形成无谓的电流。  

从AO的角度， AO这边的逻辑应该考虑到PSO VDD关掉的场景，应该把所有到PSO的输出都变成低电平。 AO这边从 PSO过来的输入都应该加上 ISO。